Searched refs:xe_mmio_write32 (Results 1 - 20 of 20) sorted by path

/linux-master/drivers/gpu/drm/xe/compat-i915-headers/
H A Dintel_uncore.h76 xe_mmio_write32(__compat_uncore_to_gt(uncore), reg, val);
132 xe_mmio_write32(__compat_uncore_to_gt(uncore), reg, val);
148 xe_mmio_write32(__compat_uncore_to_gt(uncore), reg, val);
/linux-master/drivers/gpu/drm/xe/
H A Dxe_device.c328 xe_mmio_write32(gt, GU_DEBUG, DRIVERFLR_STATUS);
349 xe_mmio_write32(gt, GU_DEBUG, DRIVERFLR_STATUS);
615 xe_mmio_write32(gt, SOFTWARE_FLAGS_SPR33, 0);
H A Dxe_execlist.c62 xe_mmio_write32(hwe->gt, RCU_MODE,
80 xe_mmio_write32(gt, RING_HWS_PGA(hwe->mmio_base),
83 xe_mmio_write32(gt, RING_MODE(hwe->mmio_base),
86 xe_mmio_write32(gt, RING_EXECLIST_SQ_CONTENTS_LO(hwe->mmio_base),
88 xe_mmio_write32(gt, RING_EXECLIST_SQ_CONTENTS_HI(hwe->mmio_base),
90 xe_mmio_write32(gt, RING_EXECLIST_CONTROL(hwe->mmio_base),
H A Dxe_force_wake.c111 xe_mmio_write32(gt, domain->reg_ctl, domain->mask | domain->val);
124 xe_mmio_write32(gt, domain->reg_ctl, domain->mask);
H A Dxe_ggtt.c284 xe_mmio_write32(gt, PVC_GUC_TLB_INV_DESC1,
286 xe_mmio_write32(gt, PVC_GUC_TLB_INV_DESC0,
289 xe_mmio_write32(gt, GUC_TLB_INV_CR,
H A Dxe_gt.c577 xe_mmio_write32(gt, GDRST, GRDOM_FULL);
H A Dxe_gt_ccs_mode.c69 xe_mmio_write32(gt, CCS_MODE, mode);
H A Dxe_gt_idle.c178 xe_mmio_write32(gt, RC_IDLE_HYSTERSIS, 0x3B9ACA);
180 xe_mmio_write32(gt, RC_CONTROL,
189 xe_mmio_write32(gt, PG_ENABLE, 0);
190 xe_mmio_write32(gt, RC_CONTROL, 0);
191 xe_mmio_write32(gt, RC_STATE, 0);
H A Dxe_gt_mcr.c421 xe_mmio_write32(gt, MCFG_MCR_SELECTOR, steer_val);
422 xe_mmio_write32(gt, SF_MCR_SELECTOR, steer_val);
516 xe_mmio_write32(gt, STEER_SEMAPHORE, 0x1);
562 xe_mmio_write32(gt, steer_reg, steer_val);
567 xe_mmio_write32(gt, reg, value);
576 xe_mmio_write32(gt, steer_reg, MCR_MULTICAST);
684 xe_mmio_write32(gt, reg, value);
H A Dxe_guc.c244 xe_mmio_write32(gt, SOFT_SCRATCH(0), 0);
247 xe_mmio_write32(gt, SOFT_SCRATCH(1 + i), guc->params[i]);
390 xe_mmio_write32(gt, GDRST, GRDOM_GUC);
432 xe_mmio_write32(gt, GUC_SHIM_CONTROL, shim_flags);
434 xe_mmio_write32(gt, GT_PM_CONFIG, GT_DOORBELL_ENABLE);
450 xe_mmio_write32(gt, UOS_RSA_SCRATCH(0), rsa_ggtt_addr);
459 xe_mmio_write32(gt, UOS_RSA_SCRATCH(i), rsa[i]);
612 xe_mmio_write32(gt, SOFT_SCRATCH(15), 0);
631 xe_mmio_write32(gt, GUC_SG_INTR_ENABLE,
697 xe_mmio_write32(g
[all...]
H A Dxe_guc_pc.c256 xe_mmio_write32(gt, RP_CONTROL, state);
268 xe_mmio_write32(gt, RPNSWREQ, rpnswreq);
H A Dxe_hw_engine.c281 xe_mmio_write32(hwe->gt, reg, val);
300 xe_mmio_write32(hwe->gt, RCU_MODE,
H A Dxe_irq.c43 xe_mmio_write32(mmio, reg, 0xffffffff);
45 xe_mmio_write32(mmio, reg, 0xffffffff);
63 xe_mmio_write32(mmio, IER(irqregs), bits);
64 xe_mmio_write32(mmio, IMR(irqregs), ~bits);
75 xe_mmio_write32(mmio, IMR(irqregs), ~0);
79 xe_mmio_write32(mmio, IER(irqregs), 0);
82 xe_mmio_write32(mmio, IIR(irqregs), ~0);
84 xe_mmio_write32(mmio, IIR(irqregs), ~0);
92 xe_mmio_write32(mmio, GFX_MSTR_IRQ, 0);
114 xe_mmio_write32(mmi
[all...]
H A Dxe_lmtt.c196 xe_mmio_write32(tile->primary_gt,
H A Dxe_mmio.h47 static inline void xe_mmio_write32(struct xe_gt *gt, function
75 xe_mmio_write32(gt, reg, reg_val);
86 xe_mmio_write32(gt, reg, val);
H A Dxe_mocs.c485 xe_mmio_write32(gt, XELP_GLOBAL_MOCS(i), mocs);
525 xe_mmio_write32(gt, XELP_LNCFCMOCS(i), l3cc);
H A Dxe_pat.c158 xe_mmio_write32(gt, reg, table[i].value);
319 xe_mmio_write32(gt, XE_REG(_PAT_ATS), xe2_pat_ats.value);
H A Dxe_pcode.c72 xe_mmio_write32(gt, PCODE_DATA0, *data0);
73 xe_mmio_write32(gt, PCODE_DATA1, data1 ? *data1 : 0);
74 xe_mmio_write32(gt, PCODE_MAILBOX, PCODE_READY | mbox);
H A Dxe_reg_sr.c183 xe_mmio_write32(gt, reg, val);
244 xe_mmio_write32(gt, RING_FORCE_TO_NONPRIV(mmio_base, slot),
253 xe_mmio_write32(gt, RING_FORCE_TO_NONPRIV(mmio_base, slot), addr);
H A Dxe_uc_fw.c797 xe_mmio_write32(gt, DMA_ADDR_0_LOW, lower_32_bits(src_offset));
798 xe_mmio_write32(gt, DMA_ADDR_0_HIGH,
802 xe_mmio_write32(gt, DMA_ADDR_1_LOW, offset);
803 xe_mmio_write32(gt, DMA_ADDR_1_HIGH, DMA_ADDRESS_SPACE_WOPCM);
809 xe_mmio_write32(gt, DMA_COPY_SIZE,
813 xe_mmio_write32(gt, DMA_CTRL,
824 xe_mmio_write32(gt, DMA_CTRL, _MASKED_BIT_DISABLE(dma_flags));

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