Lines Matching refs:xe_mmio_write32
43 xe_mmio_write32(mmio, reg, 0xffffffff);
45 xe_mmio_write32(mmio, reg, 0xffffffff);
63 xe_mmio_write32(mmio, IER(irqregs), bits);
64 xe_mmio_write32(mmio, IMR(irqregs), ~bits);
75 xe_mmio_write32(mmio, IMR(irqregs), ~0);
79 xe_mmio_write32(mmio, IER(irqregs), 0);
82 xe_mmio_write32(mmio, IIR(irqregs), ~0);
84 xe_mmio_write32(mmio, IIR(irqregs), ~0);
92 xe_mmio_write32(mmio, GFX_MSTR_IRQ, 0);
114 xe_mmio_write32(mmio, IIR(GU_MISC_IRQ_OFFSET), iir);
123 xe_mmio_write32(mmio, GFX_MSTR_IRQ, MASTER_IRQ);
155 xe_mmio_write32(gt, RENDER_COPY_INTR_ENABLE, dmask);
157 xe_mmio_write32(gt, CCS_RSVD_INTR_ENABLE, smask);
160 xe_mmio_write32(gt, RCS0_RSVD_INTR_MASK, ~smask);
161 xe_mmio_write32(gt, BCS_RSVD_INTR_MASK, ~smask);
163 xe_mmio_write32(gt, XEHPC_BCS1_BCS2_INTR_MASK, ~dmask);
165 xe_mmio_write32(gt, XEHPC_BCS3_BCS4_INTR_MASK, ~dmask);
167 xe_mmio_write32(gt, XEHPC_BCS5_BCS6_INTR_MASK, ~dmask);
169 xe_mmio_write32(gt, XEHPC_BCS7_BCS8_INTR_MASK, ~dmask);
171 xe_mmio_write32(gt, CCS0_CCS1_INTR_MASK, ~dmask);
173 xe_mmio_write32(gt, CCS2_CCS3_INTR_MASK, ~dmask);
178 xe_mmio_write32(gt, VCS_VECS_INTR_ENABLE, dmask);
181 xe_mmio_write32(gt, VCS0_VCS1_INTR_MASK, ~dmask);
182 xe_mmio_write32(gt, VCS2_VCS3_INTR_MASK, ~dmask);
183 xe_mmio_write32(gt, VECS0_VECS1_INTR_MASK, ~dmask);
197 xe_mmio_write32(gt, GUNIT_GSC_INTR_ENABLE, gsc_mask | heci_mask);
198 xe_mmio_write32(gt, GUNIT_GSC_INTR_MASK, ~gsc_mask);
201 xe_mmio_write32(gt, HECI2_RSVD_INTR_MASK, ~(heci_mask << 16));
216 xe_mmio_write32(mmio, IIR_REG_SELECTOR(bank), BIT(bit));
234 xe_mmio_write32(mmio, INTR_IDENTITY_REG(bank), ident);
306 xe_mmio_write32(mmio, GT_INTR_DW(bank), intr_dw[bank]);
380 xe_mmio_write32(mmio, DG1_MSTR_TILE_INTR, 0);
387 xe_mmio_write32(mmio, DG1_MSTR_TILE_INTR, val);
396 xe_mmio_write32(mmio, DG1_MSTR_TILE_INTR, DG1_MSTR_IRQ);
449 xe_mmio_write32(mmio, GFX_MSTR_IRQ, master_ctl);
480 xe_mmio_write32(mmio, RENDER_COPY_INTR_ENABLE, 0);
481 xe_mmio_write32(mmio, VCS_VECS_INTR_ENABLE, 0);
483 xe_mmio_write32(mmio, CCS_RSVD_INTR_ENABLE, 0);
486 xe_mmio_write32(mmio, RCS0_RSVD_INTR_MASK, ~0);
487 xe_mmio_write32(mmio, BCS_RSVD_INTR_MASK, ~0);
489 xe_mmio_write32(mmio, XEHPC_BCS1_BCS2_INTR_MASK, ~0);
491 xe_mmio_write32(mmio, XEHPC_BCS3_BCS4_INTR_MASK, ~0);
493 xe_mmio_write32(mmio, XEHPC_BCS5_BCS6_INTR_MASK, ~0);
495 xe_mmio_write32(mmio, XEHPC_BCS7_BCS8_INTR_MASK, ~0);
496 xe_mmio_write32(mmio, VCS0_VCS1_INTR_MASK, ~0);
497 xe_mmio_write32(mmio, VCS2_VCS3_INTR_MASK, ~0);
498 xe_mmio_write32(mmio, VECS0_VECS1_INTR_MASK, ~0);
500 xe_mmio_write32(mmio, CCS0_CCS1_INTR_MASK, ~0);
502 xe_mmio_write32(mmio, CCS2_CCS3_INTR_MASK, ~0);
507 xe_mmio_write32(mmio, GUNIT_GSC_INTR_ENABLE, 0);
508 xe_mmio_write32(mmio, GUNIT_GSC_INTR_MASK, ~0);
509 xe_mmio_write32(mmio, HECI2_RSVD_INTR_MASK, ~0);
512 xe_mmio_write32(mmio, GPM_WGBOXPERF_INTR_ENABLE, 0);
513 xe_mmio_write32(mmio, GPM_WGBOXPERF_INTR_MASK, ~0);
514 xe_mmio_write32(mmio, GUC_SG_INTR_ENABLE, 0);
515 xe_mmio_write32(mmio, GUC_SG_INTR_MASK, ~0);
547 xe_mmio_write32(mmio, GFX_MSTR_IRQ, ~0);