Searched refs:DTBCLK_P_CNTL (Results 1 - 8 of 8) sorted by relevance

/linux-master/drivers/gpu/drm/amd/display/dc/dcn32/
H A Ddcn32_dccg.h105 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P0_SRC_SEL, mask_sh),\
106 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P0_EN, mask_sh),\
107 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P1_SRC_SEL, mask_sh),\
108 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P1_EN, mask_sh),\
109 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P2_SRC_SEL, mask_sh),\
110 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P2_EN, mask_sh),\
111 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P3_SRC_SEL, mask_sh),\
112 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P3_EN, mask_sh),\
H A Ddcn32_dccg.c162 REG_UPDATE(DTBCLK_P_CNTL,
165 REG_UPDATE_2(DTBCLK_P_CNTL,
171 REG_UPDATE(DTBCLK_P_CNTL,
174 REG_UPDATE_2(DTBCLK_P_CNTL,
180 REG_UPDATE(DTBCLK_P_CNTL,
183 REG_UPDATE_2(DTBCLK_P_CNTL,
189 REG_UPDATE(DTBCLK_P_CNTL,
192 REG_UPDATE_2(DTBCLK_P_CNTL,
/linux-master/drivers/gpu/drm/amd/display/dc/dcn314/
H A Ddcn314_dccg.h77 SR(DTBCLK_P_CNTL),\
136 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P0_SRC_SEL, mask_sh),\
137 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P0_EN, mask_sh),\
138 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P1_SRC_SEL, mask_sh),\
139 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P1_EN, mask_sh),\
140 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P2_SRC_SEL, mask_sh),\
141 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P2_EN, mask_sh),\
142 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P3_SRC_SEL, mask_sh),\
143 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P3_EN, mask_sh),\
H A Ddcn314_dccg.c162 REG_UPDATE(DTBCLK_P_CNTL,
165 REG_UPDATE_2(DTBCLK_P_CNTL,
171 REG_UPDATE(DTBCLK_P_CNTL,
174 REG_UPDATE_2(DTBCLK_P_CNTL,
180 REG_UPDATE(DTBCLK_P_CNTL,
183 REG_UPDATE_2(DTBCLK_P_CNTL,
189 REG_UPDATE(DTBCLK_P_CNTL,
192 REG_UPDATE_2(DTBCLK_P_CNTL,
/linux-master/drivers/gpu/drm/amd/display/dc/dcn35/
H A Ddcn35_dccg.h131 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P0_SRC_SEL, mask_sh),\
132 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P0_EN, mask_sh),\
133 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P1_SRC_SEL, mask_sh),\
134 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P1_EN, mask_sh),\
135 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P2_SRC_SEL, mask_sh),\
136 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P2_EN, mask_sh),\
137 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P3_SRC_SEL, mask_sh),\
138 DCCG_SF(DTBCLK_P_CNTL, DTBCLK_P3_EN, mask_sh),\
H A Ddcn35_dccg.c206 REG_UPDATE(DTBCLK_P_CNTL,
209 REG_UPDATE_2(DTBCLK_P_CNTL,
215 REG_UPDATE(DTBCLK_P_CNTL,
218 REG_UPDATE_2(DTBCLK_P_CNTL,
224 REG_UPDATE(DTBCLK_P_CNTL,
227 REG_UPDATE_2(DTBCLK_P_CNTL,
233 REG_UPDATE(DTBCLK_P_CNTL,
236 REG_UPDATE_2(DTBCLK_P_CNTL,
/linux-master/drivers/gpu/drm/amd/display/dc/dcn20/
H A Ddcn20_dccg.h385 uint32_t DTBCLK_P_CNTL; member in struct:dccg_registers
/linux-master/drivers/gpu/drm/amd/display/dc/resource/dcn32/
H A Ddcn32_resource.h1236 SR(OTG_PIXEL_RATE_DIV), SR(DTBCLK_P_CNTL), \

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