Searched refs:mtspr (Results 1 - 14 of 14) sorted by relevance
| /u-boot/arch/powerpc/cpu/mpc8xx/ |
| H A D | cache.c | 21 mtspr(IC_CST, IDC_INVALL);
22 mtspr(IC_CST, IDC_ENABLE);
28 mtspr(IC_CST, IDC_DISABLE);
38 mtspr(MD_CTR, MD_RESETVAL); /* Set cache mode with MMU off */
39 mtspr(DC_CST, IDC_INVALL);
40 mtspr(DC_CST, IDC_ENABLE);
46 mtspr(DC_CST, IDC_DISABLE);
47 mtspr(DC_CST, IDC_INVALL);
|
| H A D | start.S | 69 mtspr 638, r3
75 mtspr SRR1, r3 /* Make SRR1 match MSR */
82 mtspr LCTRL1, r0 /* Initialize debug port regs */
83 mtspr LCTRL2, r0
84 mtspr COUNTA, r0
85 mtspr COUNTB, r0
94 mtspr IC_CST, r3
95 mtspr DC_CST, r3
98 mtspr IC_CST, r3
99 mtspr DC_CS
[all...] |
| /u-boot/arch/powerpc/cpu/mpc85xx/ |
| H A D | release.S | 34 mtspr SPRN_HDBCR0, r3
44 mtspr SPRN_HID0,r3
55 mtspr SPRN_HID1,r3
61 mtspr SPRN_HDBCR1,r3
86 mtspr SPRN_HDBCR0,r3
94 mtspr SPRN_BUCSR,r3
104 mtspr SPRN_L1CSR1,r2
112 mtspr SPRN_L1CSR1,r3
122 mtspr SPRN_L1CSR0,r2
130 mtspr SPRN_L1CSR
[all...] |
| H A D | start.S | 206 mtspr SPRN_HDBCR0,r3
215 mtspr SPRN_HDBCR0, r3
240 mtspr SPRN_L2CSR0,r3
253 mtspr SPRN_L2CSR0,r4
263 mtspr L1CSR0,r0 /* invalidate d-cache */
264 mtspr L1CSR1,r0 /* invalidate i-cache */
267 mtspr DBSR,r1 /* Clear all valid bits */
273 mtspr MAS0, \scratch
276 mtspr MAS1, \scratch
279 mtspr MAS
[all...] |
| H A D | cpu_init_early.c | 37 mtspr(MAS0, _mas0);
38 mtspr(MAS1, _mas1);
39 mtspr(MAS2, _mas2);
40 mtspr(MAS3, _mas3);
41 mtspr(MAS7, _mas7);
65 mtspr(MAS0, _mas0);
66 mtspr(MAS1, _mas1);
67 mtspr(MAS2, _mas2);
68 mtspr(MAS3, _mas3);
69 mtspr(MAS
[all...] |
| H A D | tlb.c | 27 mtspr(MMUCSR0, 0x4);
29 mtspr(MMUCSR0, 0x2);
54 mtspr(MAS0, FSL_BOOKE_MAS0(1, idx, 0));
113 mtspr(MAS0, FSL_BOOKE_MAS0(1, i, 0));
181 mtspr(MAS0, _mas0);
182 mtspr(MAS1, _mas1);
183 mtspr(MAS2, _mas2);
184 mtspr(MAS3, _mas3);
186 mtspr(MAS7, 0);
207 mtspr(MAS
[all...] |
| H A D | interrupts.c | 48 mtspr(SPRN_TCR, mfspr(SPRN_TCR) | TCR_PIE);
102 mtspr(SPRN_TSR, TSR_PIS);
|
| H A D | mp.c | 317 mtspr(SPRN_TBWU, 0);
318 mtspr(SPRN_TBWL, 0);
393 mtspr(SPRN_TBWU, 0);
394 mtspr(SPRN_TBWL, 0);
|
| H A D | cpu_init.c | 617 mtspr(SPRN_L2CSR0, (L2CSR0_L2FI|L2CSR0_L2LFC));
623 mtspr(SPRN_L2CSR1, (32 + 1));
627 mtspr(SPRN_L2CSR0, CFG_SYS_INIT_L2CSR0);
707 mtspr(L1CSR2, (mfspr(L1CSR2) | L1CSR2_DCWS));
714 mtspr(L1CSR2, (mfspr(L1CSR2) & ~L1CSR2_DCSTASHID));
724 mtspr(SPRN_HDBCR0, (mfspr(SPRN_HDBCR0) | 0x80000000));
|
| H A D | cpu.c | 320 mtspr(DBCR0,val);
359 mtspr(SPRN_TCR, (mfspr(SPRN_TCR) & ~WATCHDOG_MASK) |
369 mtspr(SPRN_TSR, TSR_WIS);
|
| /u-boot/arch/powerpc/include/asm/ |
| H A D | cache.h | 110 mtspr(IC_CST, val);
115 mtspr(IC_ADR, val);
125 mtspr(DC_CST, val);
130 mtspr(DC_ADR, val);
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| H A D | processor.h | 1117 #define mtspr(rn, v) asm volatile("mtspr " stringify(rn) ",%0" : : "r" (v)) macro
|
| /u-boot/drivers/watchdog/ |
| H A D | booke_wdt.c | 55 mtspr(SPRN_TSR, TSR_ENW | TSR_WIS);
71 mtspr(SPRN_TCR, val);
82 mtspr(SPRN_TCR, val);
|
| /u-boot/arch/powerpc/cpu/mpc83xx/ |
| H A D | start.S | 111 mtspr SRR0, r4
112 mtspr SRR1, r3
428 mtspr SRR0,r24
429 mtspr SRR1,r20
448 mtspr XER,r2
456 mtspr SRR0,r2
457 mtspr SRR1,r0
483 mtspr SRR1, r3 /* Make SRR1 match MSR */
534 mtspr HID0, r3
539 mtspr HID
[all...] |
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