Searched refs:IFX_REG_W32_MASK (Results 1 - 8 of 8) sorted by relevance

/openwrt/package/kernel/lantiq/ltq-ptm/src/
H A Difxmips_ptm_vr9.c150 IFX_REG_W32_MASK(0, 1 << 14, SFSM_CFG0); // enable SFSM storing
151 IFX_REG_W32_MASK(0, 1 << 14, SFSM_CFG1);
153 IFX_REG_W32_MASK(0, 1 << 15, SFSM_CFG0); // HW keep the IDLE cells in RTHA buffer
154 IFX_REG_W32_MASK(0, 1 << 15, SFSM_CFG1);
201 IFX_REG_W32_MASK(clr, set, CDM_CFG);
273 IFX_REG_W32_MASK(mask, 0, PP32_FREEZE);
294 IFX_REG_W32_MASK(0, mask, PP32_FREEZE);
H A Difxmips_ptm_adsl.h42 #define IFX_REG_W32_MASK(_clr, _set, _r) IFX_REG_W32((IFX_REG_R32((_r)) & ~(_clr)) | (_set), (_r)) macro
H A Difxmips_ptm_vdsl.h38 #define IFX_REG_W32_MASK(_clr, _set, _r) IFX_REG_W32((IFX_REG_R32((_r)) & ~(_clr)) | (_set), (_r)) macro
H A Difxmips_ptm_vdsl.c171 IFX_REG_W32_MASK(0, 1, MBOX_IGU1_IER);
182 IFX_REG_W32_MASK(1 | (1 << 17), 0, MBOX_IGU1_IER);
260 IFX_REG_W32_MASK(0, 1, MBOX_IGU1_ISRC);
264 IFX_REG_W32_MASK(0, 1, MBOX_IGU1_IER);
294 IFX_REG_W32_MASK(0, 1 << 17, MBOX_IGU1_ISRC);
295 IFX_REG_W32_MASK(0, 1 << 17, MBOX_IGU1_IER);
455 IFX_REG_W32_MASK(1 << 17, 0, MBOX_IGU1_IER);
551 IFX_REG_W32_MASK(1, 0, MBOX_IGU1_IER);
564 IFX_REG_W32_MASK(1 << 16, 0, MBOX_IGU1_IER);
568 IFX_REG_W32_MASK(
[all...]
H A Difxmips_ptm_adsl.c320 IFX_REG_W32_MASK(0, 1 << ndev, MBOX_IGU1_IER);
334 IFX_REG_W32_MASK((1 << ndev) | (1 << (ndev + 16)), 0, MBOX_IGU1_IER);
376 IFX_REG_W32_MASK(0, 1 << ndev, MBOX_IGU1_ISRC);
380 IFX_REG_W32_MASK(0, 1 << ndev, MBOX_IGU1_IER);
410 IFX_REG_W32_MASK(0, 1 << (ndev + 16), MBOX_IGU1_ISRC);
411 IFX_REG_W32_MASK(0, 1 << (ndev + 16), MBOX_IGU1_IER);
525 IFX_REG_W32_MASK(1 << (ndev + 16), 0, MBOX_IGU1_IER);
684 IFX_REG_W32_MASK(1 << i, 0, MBOX_IGU1_IER);
695 IFX_REG_W32_MASK(1 << i, 0, MBOX_IGU1_IER);
744 IFX_REG_W32_MASK(
[all...]
H A Difxmips_ptm_ar9.c215 IFX_REG_W32_MASK(0, 0x80000000, DM_RXCFG);
216 IFX_REG_W32_MASK(0, 0x8000, DS_RXCFG);
/openwrt/package/kernel/lantiq/ltq-atm/src/
H A Difxmips_atm_vr9.c90 IFX_REG_W32_MASK(clr, set, CDM_CFG);
167 IFX_REG_W32_MASK(mask, 0, PP32_FREEZE);
179 IFX_REG_W32_MASK(0, mask, PP32_FREEZE);
H A Difxmips_atm_core.h33 #define IFX_REG_W32_MASK(_clr, _set, _r) IFX_REG_W32((IFX_REG_R32((_r)) & ~(_clr)) | (_set), (_r)) macro

Completed in 54 milliseconds