1/****************************************************************************/ 2 3/* 4 * m527xsim.h -- ColdFire 5270/5271 System Integration Module support. 5 * 6 * (C) Copyright 2004, Greg Ungerer (gerg@snapgear.com) 7 */ 8 9/****************************************************************************/ 10#ifndef m527xsim_h 11#define m527xsim_h 12/****************************************************************************/ 13 14 15/* 16 * Define the 5270/5271 SIM register set addresses. 17 */ 18#define MCFICM_INTC0 0x0c00 /* Base for Interrupt Ctrl 0 */ 19#define MCFICM_INTC1 0x0d00 /* Base for Interrupt Ctrl 1 */ 20#define MCFINTC_IPRH 0x00 /* Interrupt pending 32-63 */ 21#define MCFINTC_IPRL 0x04 /* Interrupt pending 1-31 */ 22#define MCFINTC_IMRH 0x08 /* Interrupt mask 32-63 */ 23#define MCFINTC_IMRL 0x0c /* Interrupt mask 1-31 */ 24#define MCFINTC_INTFRCH 0x10 /* Interrupt force 32-63 */ 25#define MCFINTC_INTFRCL 0x14 /* Interrupt force 1-31 */ 26#define MCFINTC_IRLR 0x18 /* */ 27#define MCFINTC_IACKL 0x19 /* */ 28#define MCFINTC_ICR0 0x40 /* Base ICR register */ 29 30#define MCFINT_VECBASE 64 /* Vector base number */ 31#define MCFINT_UART0 13 /* Interrupt number for UART0 */ 32#define MCFINT_UART1 14 /* Interrupt number for UART1 */ 33#define MCFINT_UART2 15 /* Interrupt number for UART2 */ 34#define MCFINT_QSPI 18 /* Interrupt number for QSPI */ 35#define MCFINT_PIT1 36 /* Interrupt number for PIT1 */ 36 37/* 38 * SDRAM configuration registers. 39 */ 40#ifdef CONFIG_M5271 41#define MCFSIM_DCR 0x40 /* SDRAM control */ 42#define MCFSIM_DACR0 0x48 /* SDRAM base address 0 */ 43#define MCFSIM_DMR0 0x4c /* SDRAM address mask 0 */ 44#define MCFSIM_DACR1 0x50 /* SDRAM base address 1 */ 45#define MCFSIM_DMR1 0x54 /* SDRAM address mask 1 */ 46#endif 47#ifdef CONFIG_M5275 48#define MCFSIM_DMR 0x40 /* SDRAM mode */ 49#define MCFSIM_DCR 0x44 /* SDRAM control */ 50#define MCFSIM_DCFG1 0x48 /* SDRAM configuration 1 */ 51#define MCFSIM_DCFG2 0x4c /* SDRAM configuration 2 */ 52#define MCFSIM_DBAR0 0x50 /* SDRAM base address 0 */ 53#define MCFSIM_DMR0 0x54 /* SDRAM address mask 0 */ 54#define MCFSIM_DBAR1 0x58 /* SDRAM base address 1 */ 55#define MCFSIM_DMR1 0x5c /* SDRAM address mask 1 */ 56#endif 57 58 59#ifdef CONFIG_M5271 60#define MCFGPIO_PODR_ADDR (MCF_IPSBAR + 0x100000) 61#define MCFGPIO_PODR_DATAH (MCF_IPSBAR + 0x100001) 62#define MCFGPIO_PODR_DATAL (MCF_IPSBAR + 0x100002) 63#define MCFGPIO_PODR_BUSCTL (MCF_IPSBAR + 0x100003) 64#define MCFGPIO_PODR_BS (MCF_IPSBAR + 0x100004) 65#define MCFGPIO_PODR_CS (MCF_IPSBAR + 0x100005) 66#define MCFGPIO_PODR_SDRAM (MCF_IPSBAR + 0x100006) 67#define MCFGPIO_PODR_FECI2C (MCF_IPSBAR + 0x100007) 68#define MCFGPIO_PODR_UARTH (MCF_IPSBAR + 0x100008) 69#define MCFGPIO_PODR_UARTL (MCF_IPSBAR + 0x100009) 70#define MCFGPIO_PODR_QSPI (MCF_IPSBAR + 0x10000A) 71#define MCFGPIO_PODR_TIMER (MCF_IPSBAR + 0x10000B) 72 73#define MCFGPIO_PDDR_ADDR (MCF_IPSBAR + 0x100010) 74#define MCFGPIO_PDDR_DATAH (MCF_IPSBAR + 0x100011) 75#define MCFGPIO_PDDR_DATAL (MCF_IPSBAR + 0x100012) 76#define MCFGPIO_PDDR_BUSCTL (MCF_IPSBAR + 0x100013) 77#define MCFGPIO_PDDR_BS (MCF_IPSBAR + 0x100014) 78#define MCFGPIO_PDDR_CS (MCF_IPSBAR + 0x100015) 79#define MCFGPIO_PDDR_SDRAM (MCF_IPSBAR + 0x100016) 80#define MCFGPIO_PDDR_FECI2C (MCF_IPSBAR + 0x100017) 81#define MCFGPIO_PDDR_UARTH (MCF_IPSBAR + 0x100018) 82#define MCFGPIO_PDDR_UARTL (MCF_IPSBAR + 0x100019) 83#define MCFGPIO_PDDR_QSPI (MCF_IPSBAR + 0x10001A) 84#define MCFGPIO_PDDR_TIMER (MCF_IPSBAR + 0x10001B) 85 86#define MCFGPIO_PPDSDR_ADDR (MCF_IPSBAR + 0x100020) 87#define MCFGPIO_PPDSDR_DATAH (MCF_IPSBAR + 0x100021) 88#define MCFGPIO_PPDSDR_DATAL (MCF_IPSBAR + 0x100022) 89#define MCFGPIO_PPDSDR_BUSCTL (MCF_IPSBAR + 0x100023) 90#define MCFGPIO_PPDSDR_BS (MCF_IPSBAR + 0x100024) 91#define MCFGPIO_PPDSDR_CS (MCF_IPSBAR + 0x100025) 92#define MCFGPIO_PPDSDR_SDRAM (MCF_IPSBAR + 0x100026) 93#define MCFGPIO_PPDSDR_FECI2C (MCF_IPSBAR + 0x100027) 94#define MCFGPIO_PPDSDR_UARTH (MCF_IPSBAR + 0x100028) 95#define MCFGPIO_PPDSDR_UARTL (MCF_IPSBAR + 0x100029) 96#define MCFGPIO_PPDSDR_QSPI (MCF_IPSBAR + 0x10002A) 97#define MCFGPIO_PPDSDR_TIMER (MCF_IPSBAR + 0x10002B) 98 99#define MCFGPIO_PCLRR_ADDR (MCF_IPSBAR + 0x100030) 100#define MCFGPIO_PCLRR_DATAH (MCF_IPSBAR + 0x100031) 101#define MCFGPIO_PCLRR_DATAL (MCF_IPSBAR + 0x100032) 102#define MCFGPIO_PCLRR_BUSCTL (MCF_IPSBAR + 0x100033) 103#define MCFGPIO_PCLRR_BS (MCF_IPSBAR + 0x100034) 104#define MCFGPIO_PCLRR_CS (MCF_IPSBAR + 0x100035) 105#define MCFGPIO_PCLRR_SDRAM (MCF_IPSBAR + 0x100036) 106#define MCFGPIO_PCLRR_FECI2C (MCF_IPSBAR + 0x100037) 107#define MCFGPIO_PCLRR_UARTH (MCF_IPSBAR + 0x100038) 108#define MCFGPIO_PCLRR_UARTL (MCF_IPSBAR + 0x100039) 109#define MCFGPIO_PCLRR_QSPI (MCF_IPSBAR + 0x10003A) 110#define MCFGPIO_PCLRR_TIMER (MCF_IPSBAR + 0x10003B) 111 112/* 113 * Generic GPIO support 114 */ 115#define MCFGPIO_PODR MCFGPIO_PODR_ADDR 116#define MCFGPIO_PDDR MCFGPIO_PDDR_ADDR 117#define MCFGPIO_PPDR MCFGPIO_PPDSDR_ADDR 118#define MCFGPIO_SETR MCFGPIO_PPDSDR_ADDR 119#define MCFGPIO_CLRR MCFGPIO_PCLRR_ADDR 120 121#define MCFGPIO_PIN_MAX 100 122#define MCFGPIO_IRQ_MAX 8 123#define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE 124 125#define MCFGPIO_PAR_QSPI (MCF_IPSBAR + 0x10004A) 126#define MCFGPIO_PAR_TIMER (MCF_IPSBAR + 0x10004C) 127#endif 128 129#ifdef CONFIG_M5275 130#define MCFGPIO_PODR_BUSCTL (MCF_IPSBAR + 0x100004) 131#define MCFGPIO_PODR_ADDR (MCF_IPSBAR + 0x100005) 132#define MCFGPIO_PODR_CS (MCF_IPSBAR + 0x100008) 133#define MCFGPIO_PODR_FEC0H (MCF_IPSBAR + 0x10000A) 134#define MCFGPIO_PODR_FEC0L (MCF_IPSBAR + 0x10000B) 135#define MCFGPIO_PODR_FECI2C (MCF_IPSBAR + 0x10000C) 136#define MCFGPIO_PODR_QSPI (MCF_IPSBAR + 0x10000D) 137#define MCFGPIO_PODR_SDRAM (MCF_IPSBAR + 0x10000E) 138#define MCFGPIO_PODR_TIMERH (MCF_IPSBAR + 0x10000F) 139#define MCFGPIO_PODR_TIMERL (MCF_IPSBAR + 0x100010) 140#define MCFGPIO_PODR_UARTL (MCF_IPSBAR + 0x100011) 141#define MCFGPIO_PODR_FEC1H (MCF_IPSBAR + 0x100012) 142#define MCFGPIO_PODR_FEC1L (MCF_IPSBAR + 0x100013) 143#define MCFGPIO_PODR_BS (MCF_IPSBAR + 0x100014) 144#define MCFGPIO_PODR_IRQ (MCF_IPSBAR + 0x100015) 145#define MCFGPIO_PODR_USBH (MCF_IPSBAR + 0x100016) 146#define MCFGPIO_PODR_USBL (MCF_IPSBAR + 0x100017) 147#define MCFGPIO_PODR_UARTH (MCF_IPSBAR + 0x100018) 148 149#define MCFGPIO_PDDR_BUSCTL (MCF_IPSBAR + 0x100020) 150#define MCFGPIO_PDDR_ADDR (MCF_IPSBAR + 0x100021) 151#define MCFGPIO_PDDR_CS (MCF_IPSBAR + 0x100024) 152#define MCFGPIO_PDDR_FEC0H (MCF_IPSBAR + 0x100026) 153#define MCFGPIO_PDDR_FEC0L (MCF_IPSBAR + 0x100027) 154#define MCFGPIO_PDDR_FECI2C (MCF_IPSBAR + 0x100028) 155#define MCFGPIO_PDDR_QSPI (MCF_IPSBAR + 0x100029) 156#define MCFGPIO_PDDR_SDRAM (MCF_IPSBAR + 0x10002A) 157#define MCFGPIO_PDDR_TIMERH (MCF_IPSBAR + 0x10002B) 158#define MCFGPIO_PDDR_TIMERL (MCF_IPSBAR + 0x10002C) 159#define MCFGPIO_PDDR_UARTL (MCF_IPSBAR + 0x10002D) 160#define MCFGPIO_PDDR_FEC1H (MCF_IPSBAR + 0x10002E) 161#define MCFGPIO_PDDR_FEC1L (MCF_IPSBAR + 0x10002F) 162#define MCFGPIO_PDDR_BS (MCF_IPSBAR + 0x100030) 163#define MCFGPIO_PDDR_IRQ (MCF_IPSBAR + 0x100031) 164#define MCFGPIO_PDDR_USBH (MCF_IPSBAR + 0x100032) 165#define MCFGPIO_PDDR_USBL (MCF_IPSBAR + 0x100033) 166#define MCFGPIO_PDDR_UARTH (MCF_IPSBAR + 0x100034) 167 168#define MCFGPIO_PPDSDR_BUSCTL (MCF_IPSBAR + 0x10003C) 169#define MCFGPIO_PPDSDR_ADDR (MCF_IPSBAR + 0x10003D) 170#define MCFGPIO_PPDSDR_CS (MCF_IPSBAR + 0x100040) 171#define MCFGPIO_PPDSDR_FEC0H (MCF_IPSBAR + 0x100042) 172#define MCFGPIO_PPDSDR_FEC0L (MCF_IPSBAR + 0x100043) 173#define MCFGPIO_PPDSDR_FECI2C (MCF_IPSBAR + 0x100044) 174#define MCFGPIO_PPDSDR_QSPI (MCF_IPSBAR + 0x100045) 175#define MCFGPIO_PPDSDR_SDRAM (MCF_IPSBAR + 0x100046) 176#define MCFGPIO_PPDSDR_TIMERH (MCF_IPSBAR + 0x100047) 177#define MCFGPIO_PPDSDR_TIMERL (MCF_IPSBAR + 0x100048) 178#define MCFGPIO_PPDSDR_UARTL (MCF_IPSBAR + 0x100049) 179#define MCFGPIO_PPDSDR_FEC1H (MCF_IPSBAR + 0x10004A) 180#define MCFGPIO_PPDSDR_FEC1L (MCF_IPSBAR + 0x10004B) 181#define MCFGPIO_PPDSDR_BS (MCF_IPSBAR + 0x10004C) 182#define MCFGPIO_PPDSDR_IRQ (MCF_IPSBAR + 0x10004D) 183#define MCFGPIO_PPDSDR_USBH (MCF_IPSBAR + 0x10004E) 184#define MCFGPIO_PPDSDR_USBL (MCF_IPSBAR + 0x10004F) 185#define MCFGPIO_PPDSDR_UARTH (MCF_IPSBAR + 0x100050) 186 187#define MCFGPIO_PCLRR_BUSCTL (MCF_IPSBAR + 0x100058) 188#define MCFGPIO_PCLRR_ADDR (MCF_IPSBAR + 0x100059) 189#define MCFGPIO_PCLRR_CS (MCF_IPSBAR + 0x10005C) 190#define MCFGPIO_PCLRR_FEC0H (MCF_IPSBAR + 0x10005E) 191#define MCFGPIO_PCLRR_FEC0L (MCF_IPSBAR + 0x10005F) 192#define MCFGPIO_PCLRR_FECI2C (MCF_IPSBAR + 0x100060) 193#define MCFGPIO_PCLRR_QSPI (MCF_IPSBAR + 0x100061) 194#define MCFGPIO_PCLRR_SDRAM (MCF_IPSBAR + 0x100062) 195#define MCFGPIO_PCLRR_TIMERH (MCF_IPSBAR + 0x100063) 196#define MCFGPIO_PCLRR_TIMERL (MCF_IPSBAR + 0x100064) 197#define MCFGPIO_PCLRR_UARTL (MCF_IPSBAR + 0x100065) 198#define MCFGPIO_PCLRR_FEC1H (MCF_IPSBAR + 0x100066) 199#define MCFGPIO_PCLRR_FEC1L (MCF_IPSBAR + 0x100067) 200#define MCFGPIO_PCLRR_BS (MCF_IPSBAR + 0x100068) 201#define MCFGPIO_PCLRR_IRQ (MCF_IPSBAR + 0x100069) 202#define MCFGPIO_PCLRR_USBH (MCF_IPSBAR + 0x10006A) 203#define MCFGPIO_PCLRR_USBL (MCF_IPSBAR + 0x10006B) 204#define MCFGPIO_PCLRR_UARTH (MCF_IPSBAR + 0x10006C) 205 206 207/* 208 * Generic GPIO support 209 */ 210#define MCFGPIO_PODR MCFGPIO_PODR_BUSCTL 211#define MCFGPIO_PDDR MCFGPIO_PDDR_BUSCTL 212#define MCFGPIO_PPDR MCFGPIO_PPDSDR_BUSCTL 213#define MCFGPIO_SETR MCFGPIO_PPDSDR_BUSCTL 214#define MCFGPIO_CLRR MCFGPIO_PCLRR_BUSCTL 215 216#define MCFGPIO_PIN_MAX 148 217#define MCFGPIO_IRQ_MAX 8 218#define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE 219 220#define MCFGPIO_PAR_QSPI (MCF_IPSBAR + 0x10007E) 221#endif 222 223/* 224 * EPort 225 */ 226 227#define MCFEPORT_EPDDR (MCF_IPSBAR + 0x130002) 228#define MCFEPORT_EPDR (MCF_IPSBAR + 0x130004) 229#define MCFEPORT_EPPDR (MCF_IPSBAR + 0x130005) 230 231 232 233/* 234 * GPIO pins setups to enable the UARTs. 235 */ 236#ifdef CONFIG_M5271 237#define MCF_GPIO_PAR_UART 0x100048 /* PAR UART address */ 238#define UART0_ENABLE_MASK 0x000f 239#define UART1_ENABLE_MASK 0x0ff0 240#define UART2_ENABLE_MASK 0x3000 241#endif 242#ifdef CONFIG_M5275 243#define MCF_GPIO_PAR_UART 0x10007c /* PAR UART address */ 244#define UART0_ENABLE_MASK 0x000f 245#define UART1_ENABLE_MASK 0x00f0 246#define UART2_ENABLE_MASK 0x3f00 247#endif 248 249/* 250 * Reset Controll Unit (relative to IPSBAR). 251 */ 252#define MCF_RCR 0x110000 253#define MCF_RSR 0x110001 254 255#define MCF_RCR_SWRESET 0x80 /* Software reset bit */ 256#define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */ 257 258/****************************************************************************/ 259#endif /* m527xsim_h */ 260