1/* SPDX-License-Identifier: GPL-2.0+ */ 2/* 3 * Rockchip AXI PCIe controller driver 4 * 5 * Copyright (c) 2018 Rockchip, Inc. 6 * 7 * Author: Shawn Lin <shawn.lin@rock-chips.com> 8 * 9 */ 10 11#ifndef _PCIE_ROCKCHIP_H 12#define _PCIE_ROCKCHIP_H 13 14#include <linux/kernel.h> 15#include <linux/pci.h> 16#include <linux/pci-ecam.h> 17 18/* 19 * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16 20 * bits. This allows atomic updates of the register without locking. 21 */ 22#define HIWORD_UPDATE(mask, val) (((mask) << 16) | (val)) 23#define HIWORD_UPDATE_BIT(val) HIWORD_UPDATE(val, val) 24 25#define ENCODE_LANES(x) ((((x) >> 1) & 3) << 4) 26#define MAX_LANE_NUM 4 27#define MAX_REGION_LIMIT 32 28#define MIN_EP_APERTURE 28 29 30#define PCIE_CLIENT_BASE 0x0 31#define PCIE_CLIENT_CONFIG (PCIE_CLIENT_BASE + 0x00) 32#define PCIE_CLIENT_CONF_ENABLE HIWORD_UPDATE_BIT(0x0001) 33#define PCIE_CLIENT_CONF_DISABLE HIWORD_UPDATE(0x0001, 0) 34#define PCIE_CLIENT_LINK_TRAIN_ENABLE HIWORD_UPDATE_BIT(0x0002) 35#define PCIE_CLIENT_ARI_ENABLE HIWORD_UPDATE_BIT(0x0008) 36#define PCIE_CLIENT_CONF_LANE_NUM(x) HIWORD_UPDATE(0x0030, ENCODE_LANES(x)) 37#define PCIE_CLIENT_MODE_RC HIWORD_UPDATE_BIT(0x0040) 38#define PCIE_CLIENT_MODE_EP HIWORD_UPDATE(0x0040, 0) 39#define PCIE_CLIENT_GEN_SEL_1 HIWORD_UPDATE(0x0080, 0) 40#define PCIE_CLIENT_GEN_SEL_2 HIWORD_UPDATE_BIT(0x0080) 41#define PCIE_CLIENT_LEGACY_INT_CTRL (PCIE_CLIENT_BASE + 0x0c) 42#define PCIE_CLIENT_INT_IN_ASSERT HIWORD_UPDATE_BIT(0x0002) 43#define PCIE_CLIENT_INT_IN_DEASSERT HIWORD_UPDATE(0x0002, 0) 44#define PCIE_CLIENT_INT_PEND_ST_PEND HIWORD_UPDATE_BIT(0x0001) 45#define PCIE_CLIENT_INT_PEND_ST_NORMAL HIWORD_UPDATE(0x0001, 0) 46#define PCIE_CLIENT_SIDE_BAND_STATUS (PCIE_CLIENT_BASE + 0x20) 47#define PCIE_CLIENT_PHY_ST BIT(12) 48#define PCIE_CLIENT_DEBUG_OUT_0 (PCIE_CLIENT_BASE + 0x3c) 49#define PCIE_CLIENT_DEBUG_LTSSM_MASK GENMASK(5, 0) 50#define PCIE_CLIENT_DEBUG_LTSSM_L1 0x18 51#define PCIE_CLIENT_DEBUG_LTSSM_L2 0x19 52#define PCIE_CLIENT_BASIC_STATUS1 (PCIE_CLIENT_BASE + 0x48) 53#define PCIE_CLIENT_LINK_STATUS_UP 0x00300000 54#define PCIE_CLIENT_LINK_STATUS_MASK 0x00300000 55#define PCIE_CLIENT_INT_MASK (PCIE_CLIENT_BASE + 0x4c) 56#define PCIE_CLIENT_INT_STATUS (PCIE_CLIENT_BASE + 0x50) 57#define PCIE_CLIENT_INTR_MASK GENMASK(8, 5) 58#define PCIE_CLIENT_INTR_SHIFT 5 59#define PCIE_CLIENT_INT_LEGACY_DONE BIT(15) 60#define PCIE_CLIENT_INT_MSG BIT(14) 61#define PCIE_CLIENT_INT_HOT_RST BIT(13) 62#define PCIE_CLIENT_INT_DPA BIT(12) 63#define PCIE_CLIENT_INT_FATAL_ERR BIT(11) 64#define PCIE_CLIENT_INT_NFATAL_ERR BIT(10) 65#define PCIE_CLIENT_INT_CORR_ERR BIT(9) 66#define PCIE_CLIENT_INT_INTD BIT(8) 67#define PCIE_CLIENT_INT_INTC BIT(7) 68#define PCIE_CLIENT_INT_INTB BIT(6) 69#define PCIE_CLIENT_INT_INTA BIT(5) 70#define PCIE_CLIENT_INT_LOCAL BIT(4) 71#define PCIE_CLIENT_INT_UDMA BIT(3) 72#define PCIE_CLIENT_INT_PHY BIT(2) 73#define PCIE_CLIENT_INT_HOT_PLUG BIT(1) 74#define PCIE_CLIENT_INT_PWR_STCG BIT(0) 75 76#define PCIE_CLIENT_INT_LEGACY \ 77 (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \ 78 PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD) 79 80#define PCIE_CLIENT_INT_CLI \ 81 (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \ 82 PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \ 83 PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \ 84 PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \ 85 PCIE_CLIENT_INT_PHY) 86 87#define PCIE_CORE_CTRL_MGMT_BASE 0x900000 88#define PCIE_CORE_CTRL (PCIE_CORE_CTRL_MGMT_BASE + 0x000) 89#define PCIE_CORE_PL_CONF_SPEED_5G 0x00000008 90#define PCIE_CORE_PL_CONF_SPEED_MASK 0x00000018 91#define PCIE_CORE_PL_CONF_LANE_MASK 0x00000006 92#define PCIE_CORE_PL_CONF_LANE_SHIFT 1 93#define PCIE_CORE_CTRL_PLC1 (PCIE_CORE_CTRL_MGMT_BASE + 0x004) 94#define PCIE_CORE_CTRL_PLC1_FTS_MASK GENMASK(23, 8) 95#define PCIE_CORE_CTRL_PLC1_FTS_SHIFT 8 96#define PCIE_CORE_CTRL_PLC1_FTS_CNT 0xffff 97#define PCIE_CORE_TXCREDIT_CFG1 (PCIE_CORE_CTRL_MGMT_BASE + 0x020) 98#define PCIE_CORE_TXCREDIT_CFG1_MUI_MASK 0xFFFF0000 99#define PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT 16 100#define PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \ 101 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT) 102#define PCIE_CORE_LANE_MAP (PCIE_CORE_CTRL_MGMT_BASE + 0x200) 103#define PCIE_CORE_LANE_MAP_MASK 0x0000000f 104#define PCIE_CORE_LANE_MAP_REVERSE BIT(16) 105#define PCIE_CORE_INT_STATUS (PCIE_CORE_CTRL_MGMT_BASE + 0x20c) 106#define PCIE_CORE_INT_PRFPE BIT(0) 107#define PCIE_CORE_INT_CRFPE BIT(1) 108#define PCIE_CORE_INT_RRPE BIT(2) 109#define PCIE_CORE_INT_PRFO BIT(3) 110#define PCIE_CORE_INT_CRFO BIT(4) 111#define PCIE_CORE_INT_RT BIT(5) 112#define PCIE_CORE_INT_RTR BIT(6) 113#define PCIE_CORE_INT_PE BIT(7) 114#define PCIE_CORE_INT_MTR BIT(8) 115#define PCIE_CORE_INT_UCR BIT(9) 116#define PCIE_CORE_INT_FCE BIT(10) 117#define PCIE_CORE_INT_CT BIT(11) 118#define PCIE_CORE_INT_UTC BIT(18) 119#define PCIE_CORE_INT_MMVC BIT(19) 120#define PCIE_CORE_CONFIG_VENDOR (PCIE_CORE_CTRL_MGMT_BASE + 0x44) 121#define PCIE_CORE_INT_MASK (PCIE_CORE_CTRL_MGMT_BASE + 0x210) 122#define PCIE_CORE_PHY_FUNC_CFG (PCIE_CORE_CTRL_MGMT_BASE + 0x2c0) 123#define PCIE_RC_BAR_CONF (PCIE_CORE_CTRL_MGMT_BASE + 0x300) 124#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_DISABLED 0x0 125#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_IO_32BITS 0x1 126#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_32BITS 0x4 127#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5 128#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_64BITS 0x6 129#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7 130 131#define PCIE_CORE_INT \ 132 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \ 133 PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \ 134 PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \ 135 PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \ 136 PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \ 137 PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \ 138 PCIE_CORE_INT_MMVC) 139 140#define PCIE_RC_RP_ATS_BASE 0x400000 141#define PCIE_RC_CONFIG_NORMAL_BASE 0x800000 142#define PCIE_EP_PF_CONFIG_REGS_BASE 0x800000 143#define PCIE_RC_CONFIG_BASE 0xa00000 144#define PCIE_EP_CONFIG_BASE 0xa00000 145#define PCIE_EP_CONFIG_DID_VID (PCIE_EP_CONFIG_BASE + 0x00) 146#define PCIE_RC_CONFIG_RID_CCR (PCIE_RC_CONFIG_BASE + 0x08) 147#define PCIE_RC_CONFIG_DCR (PCIE_RC_CONFIG_BASE + 0xc4) 148#define PCIE_RC_CONFIG_DCR_CSPL_SHIFT 18 149#define PCIE_RC_CONFIG_DCR_CSPL_LIMIT 0xff 150#define PCIE_RC_CONFIG_DCR_CPLS_SHIFT 26 151#define PCIE_RC_CONFIG_DCSR (PCIE_RC_CONFIG_BASE + 0xc8) 152#define PCIE_RC_CONFIG_DCSR_MPS_MASK GENMASK(7, 5) 153#define PCIE_RC_CONFIG_DCSR_MPS_256 (0x1 << 5) 154#define PCIE_RC_CONFIG_LINK_CAP (PCIE_RC_CONFIG_BASE + 0xcc) 155#define PCIE_RC_CONFIG_LINK_CAP_L0S BIT(10) 156#define PCIE_RC_CONFIG_LCS (PCIE_RC_CONFIG_BASE + 0xd0) 157#define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c) 158#define PCIE_RC_CONFIG_THP_CAP (PCIE_RC_CONFIG_BASE + 0x274) 159#define PCIE_RC_CONFIG_THP_CAP_NEXT_MASK GENMASK(31, 20) 160 161#define MAX_AXI_IB_ROOTPORT_REGION_NUM 3 162#define MIN_AXI_ADDR_BITS_PASSED 8 163#define PCIE_ADDR_MASK GENMASK_ULL(63, MIN_AXI_ADDR_BITS_PASSED) 164#define PCIE_CORE_AXI_CONF_BASE 0xc00000 165#define PCIE_CORE_OB_REGION_ADDR0 (PCIE_CORE_AXI_CONF_BASE + 0x0) 166#define PCIE_CORE_OB_REGION_ADDR0_NUM_BITS 0x3f 167#define PCIE_CORE_OB_REGION_ADDR0_LO_ADDR PCIE_ADDR_MASK 168#define PCIE_CORE_OB_REGION_ADDR1 (PCIE_CORE_AXI_CONF_BASE + 0x4) 169#define PCIE_CORE_OB_REGION_DESC0 (PCIE_CORE_AXI_CONF_BASE + 0x8) 170#define PCIE_CORE_OB_REGION_DESC1 (PCIE_CORE_AXI_CONF_BASE + 0xc) 171 172#define PCIE_CORE_AXI_INBOUND_BASE 0xc00800 173#define PCIE_RP_IB_ADDR0 (PCIE_CORE_AXI_INBOUND_BASE + 0x0) 174#define PCIE_CORE_IB_REGION_ADDR0_NUM_BITS 0x3f 175#define PCIE_CORE_IB_REGION_ADDR0_LO_ADDR PCIE_ADDR_MASK 176#define PCIE_RP_IB_ADDR1 (PCIE_CORE_AXI_INBOUND_BASE + 0x4) 177 178/* Size of one AXI Region (not Region 0) */ 179#define AXI_REGION_SIZE BIT(20) 180/* Size of Region 0, equal to sum of sizes of other regions */ 181#define AXI_REGION_0_SIZE (32 * (0x1 << 20)) 182#define OB_REG_SIZE_SHIFT 5 183#define IB_ROOT_PORT_REG_SIZE_SHIFT 3 184#define AXI_WRAPPER_IO_WRITE 0x6 185#define AXI_WRAPPER_MEM_WRITE 0x2 186#define AXI_WRAPPER_TYPE0_CFG 0xa 187#define AXI_WRAPPER_TYPE1_CFG 0xb 188#define AXI_WRAPPER_NOR_MSG 0xc 189 190#define PCIE_RC_SEND_PME_OFF 0x11960 191#define ROCKCHIP_VENDOR_ID 0x1d87 192#define PCIE_LINK_IS_L2(x) \ 193 (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2) 194#define PCIE_LINK_UP(x) \ 195 (((x) & PCIE_CLIENT_LINK_STATUS_MASK) == PCIE_CLIENT_LINK_STATUS_UP) 196#define PCIE_LINK_IS_GEN2(x) \ 197 (((x) & PCIE_CORE_PL_CONF_SPEED_MASK) == PCIE_CORE_PL_CONF_SPEED_5G) 198 199#define RC_REGION_0_ADDR_TRANS_H 0x00000000 200#define RC_REGION_0_ADDR_TRANS_L 0x00000000 201#define RC_REGION_0_PASS_BITS (25 - 1) 202#define RC_REGION_0_TYPE_MASK GENMASK(3, 0) 203#define MAX_AXI_WRAPPER_REGION_NUM 33 204 205#define ROCKCHIP_PCIE_MSG_ROUTING_TO_RC 0x0 206#define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ADDR 0x1 207#define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ID 0x2 208#define ROCKCHIP_PCIE_MSG_ROUTING_BROADCAST 0x3 209#define ROCKCHIP_PCIE_MSG_ROUTING_LOCAL_INTX 0x4 210#define ROCKCHIP_PCIE_MSG_ROUTING_PME_ACK 0x5 211#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTA 0x20 212#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTB 0x21 213#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTC 0x22 214#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTD 0x23 215#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTA 0x24 216#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTB 0x25 217#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTC 0x26 218#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTD 0x27 219#define ROCKCHIP_PCIE_MSG_ROUTING_MASK GENMASK(7, 5) 220#define ROCKCHIP_PCIE_MSG_ROUTING(route) \ 221 (((route) << 5) & ROCKCHIP_PCIE_MSG_ROUTING_MASK) 222#define ROCKCHIP_PCIE_MSG_CODE_MASK GENMASK(15, 8) 223#define ROCKCHIP_PCIE_MSG_CODE(code) \ 224 (((code) << 8) & ROCKCHIP_PCIE_MSG_CODE_MASK) 225#define ROCKCHIP_PCIE_MSG_NO_DATA BIT(16) 226 227#define ROCKCHIP_PCIE_EP_CMD_STATUS 0x4 228#define ROCKCHIP_PCIE_EP_CMD_STATUS_IS BIT(19) 229#define ROCKCHIP_PCIE_EP_MSI_CTRL_REG 0x90 230#define ROCKCHIP_PCIE_EP_MSI_CP1_OFFSET 8 231#define ROCKCHIP_PCIE_EP_MSI_CP1_MASK GENMASK(15, 8) 232#define ROCKCHIP_PCIE_EP_MSI_FLAGS_OFFSET 16 233#define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_OFFSET 17 234#define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_MASK GENMASK(19, 17) 235#define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_OFFSET 20 236#define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_MASK GENMASK(22, 20) 237#define ROCKCHIP_PCIE_EP_MSI_CTRL_ME BIT(16) 238#define ROCKCHIP_PCIE_EP_MSI_CTRL_MASK_MSI_CAP BIT(24) 239#define ROCKCHIP_PCIE_EP_MSIX_CAP_REG 0xb0 240#define ROCKCHIP_PCIE_EP_MSIX_CAP_CP_OFFSET 8 241#define ROCKCHIP_PCIE_EP_MSIX_CAP_CP_MASK GENMASK(15, 8) 242#define ROCKCHIP_PCIE_EP_DUMMY_IRQ_ADDR 0x1 243#define ROCKCHIP_PCIE_EP_PCI_LEGACY_IRQ_ADDR 0x3 244#define ROCKCHIP_PCIE_EP_FUNC_BASE(fn) \ 245 (PCIE_EP_PF_CONFIG_REGS_BASE + (((fn) << 12) & GENMASK(19, 12))) 246#define ROCKCHIP_PCIE_EP_VIRT_FUNC_BASE(fn) \ 247 (PCIE_EP_PF_CONFIG_REGS_BASE + 0x10000 + (((fn) << 12) & GENMASK(19, 12))) 248#define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \ 249 (PCIE_CORE_AXI_CONF_BASE + 0x0828 + (fn) * 0x0040 + (bar) * 0x0008) 250#define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \ 251 (PCIE_CORE_AXI_CONF_BASE + 0x082c + (fn) * 0x0040 + (bar) * 0x0008) 252#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK GENMASK(19, 12) 253#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \ 254 (((devfn) << 12) & \ 255 ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK) 256#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK GENMASK(27, 20) 257#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \ 258 (((bus) << 20) & ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK) 259#define PCIE_RC_EP_ATR_OB_REGIONS_1_32 (PCIE_CORE_AXI_CONF_BASE + 0x0020) 260#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0(r) \ 261 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0000 + ((r) & 0x1f) * 0x0020) 262#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR1(r) \ 263 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0004 + ((r) & 0x1f) * 0x0020) 264#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID BIT(23) 265#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK GENMASK(31, 24) 266#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \ 267 (((devfn) << 24) & ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK) 268#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0(r) \ 269 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0008 + ((r) & 0x1f) * 0x0020) 270#define ROCKCHIP_PCIE_AT_OB_REGION_DESC1(r) \ 271 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x000c + ((r) & 0x1f) * 0x0020) 272#define ROCKCHIP_PCIE_AT_OB_REGION_DESC2(r) \ 273 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0010 + ((r) & 0x1f) * 0x0020) 274 275#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG0(fn) \ 276 (PCIE_CORE_CTRL_MGMT_BASE + 0x0240 + (fn) * 0x0008) 277#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG1(fn) \ 278 (PCIE_CORE_CTRL_MGMT_BASE + 0x0244 + (fn) * 0x0008) 279#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \ 280 (GENMASK(4, 0) << ((b) * 8)) 281#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \ 282 (((a) << ((b) * 8)) & \ 283 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b)) 284#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \ 285 (GENMASK(7, 5) << ((b) * 8)) 286#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \ 287 (((c) << ((b) * 8 + 5)) & \ 288 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b)) 289 290struct rockchip_pcie { 291 void __iomem *reg_base; /* DT axi-base */ 292 void __iomem *apb_base; /* DT apb-base */ 293 bool legacy_phy; 294 struct phy *phys[MAX_LANE_NUM]; 295 struct reset_control *core_rst; 296 struct reset_control *mgmt_rst; 297 struct reset_control *mgmt_sticky_rst; 298 struct reset_control *pipe_rst; 299 struct reset_control *pm_rst; 300 struct reset_control *aclk_rst; 301 struct reset_control *pclk_rst; 302 struct clk *aclk_pcie; 303 struct clk *aclk_perf_pcie; 304 struct clk *hclk_pcie; 305 struct clk *clk_pcie_pm; 306 struct regulator *vpcie12v; /* 12V power supply */ 307 struct regulator *vpcie3v3; /* 3.3V power supply */ 308 struct regulator *vpcie1v8; /* 1.8V power supply */ 309 struct regulator *vpcie0v9; /* 0.9V power supply */ 310 struct gpio_desc *ep_gpio; 311 u32 lanes; 312 u8 lanes_map; 313 int link_gen; 314 struct device *dev; 315 struct irq_domain *irq_domain; 316 int offset; 317 void __iomem *msg_region; 318 phys_addr_t msg_bus_addr; 319 bool is_rc; 320 struct resource *mem_res; 321}; 322 323static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg) 324{ 325 return readl(rockchip->apb_base + reg); 326} 327 328static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val, 329 u32 reg) 330{ 331 writel(val, rockchip->apb_base + reg); 332} 333 334int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip); 335int rockchip_pcie_init_port(struct rockchip_pcie *rockchip); 336int rockchip_pcie_get_phys(struct rockchip_pcie *rockchip); 337void rockchip_pcie_deinit_phys(struct rockchip_pcie *rockchip); 338int rockchip_pcie_enable_clocks(struct rockchip_pcie *rockchip); 339void rockchip_pcie_disable_clocks(void *data); 340void rockchip_pcie_cfg_configuration_accesses( 341 struct rockchip_pcie *rockchip, u32 type); 342 343#endif /* _PCIE_ROCKCHIP_H */ 344