1/* SPDX-License-Identifier: GPL-2.0 */ 2/* 3 * Synopsys DesignWare PCIe host controller driver 4 * 5 * Copyright (C) 2013 Samsung Electronics Co., Ltd. 6 * https://www.samsung.com 7 * 8 * Author: Jingoo Han <jg1.han@samsung.com> 9 */ 10 11#ifndef _PCIE_DESIGNWARE_H 12#define _PCIE_DESIGNWARE_H 13 14#include <linux/bitfield.h> 15#include <linux/bitops.h> 16#include <linux/clk.h> 17#include <linux/dma-mapping.h> 18#include <linux/dma/edma.h> 19#include <linux/gpio/consumer.h> 20#include <linux/irq.h> 21#include <linux/msi.h> 22#include <linux/pci.h> 23#include <linux/reset.h> 24 25#include <linux/pci-epc.h> 26#include <linux/pci-epf.h> 27 28/* DWC PCIe IP-core versions (native support since v4.70a) */ 29#define DW_PCIE_VER_365A 0x3336352a 30#define DW_PCIE_VER_460A 0x3436302a 31#define DW_PCIE_VER_470A 0x3437302a 32#define DW_PCIE_VER_480A 0x3438302a 33#define DW_PCIE_VER_490A 0x3439302a 34#define DW_PCIE_VER_520A 0x3532302a 35#define DW_PCIE_VER_540A 0x3534302a 36 37#define __dw_pcie_ver_cmp(_pci, _ver, _op) \ 38 ((_pci)->version _op DW_PCIE_VER_ ## _ver) 39 40#define dw_pcie_ver_is(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, ==) 41 42#define dw_pcie_ver_is_ge(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, >=) 43 44#define dw_pcie_ver_type_is(_pci, _ver, _type) \ 45 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 46 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, ==)) 47 48#define dw_pcie_ver_type_is_ge(_pci, _ver, _type) \ 49 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 50 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, >=)) 51 52/* DWC PCIe controller capabilities */ 53#define DW_PCIE_CAP_REQ_RES 0 54#define DW_PCIE_CAP_EDMA_UNROLL 1 55#define DW_PCIE_CAP_IATU_UNROLL 2 56#define DW_PCIE_CAP_CDM_CHECK 3 57 58#define dw_pcie_cap_is(_pci, _cap) \ 59 test_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 60 61#define dw_pcie_cap_set(_pci, _cap) \ 62 set_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 63 64/* Parameters for the waiting for link up routine */ 65#define LINK_WAIT_MAX_RETRIES 10 66#define LINK_WAIT_USLEEP_MIN 90000 67#define LINK_WAIT_USLEEP_MAX 100000 68 69/* Parameters for the waiting for iATU enabled routine */ 70#define LINK_WAIT_MAX_IATU_RETRIES 5 71#define LINK_WAIT_IATU 9 72 73/* Synopsys-specific PCIe configuration registers */ 74#define PCIE_PORT_AFR 0x70C 75#define PORT_AFR_N_FTS_MASK GENMASK(15, 8) 76#define PORT_AFR_N_FTS(n) FIELD_PREP(PORT_AFR_N_FTS_MASK, n) 77#define PORT_AFR_CC_N_FTS_MASK GENMASK(23, 16) 78#define PORT_AFR_CC_N_FTS(n) FIELD_PREP(PORT_AFR_CC_N_FTS_MASK, n) 79#define PORT_AFR_ENTER_ASPM BIT(30) 80#define PORT_AFR_L0S_ENTRANCE_LAT_SHIFT 24 81#define PORT_AFR_L0S_ENTRANCE_LAT_MASK GENMASK(26, 24) 82#define PORT_AFR_L1_ENTRANCE_LAT_SHIFT 27 83#define PORT_AFR_L1_ENTRANCE_LAT_MASK GENMASK(29, 27) 84 85#define PCIE_PORT_LINK_CONTROL 0x710 86#define PORT_LINK_DLL_LINK_EN BIT(5) 87#define PORT_LINK_FAST_LINK_MODE BIT(7) 88#define PORT_LINK_MODE_MASK GENMASK(21, 16) 89#define PORT_LINK_MODE(n) FIELD_PREP(PORT_LINK_MODE_MASK, n) 90#define PORT_LINK_MODE_1_LANES PORT_LINK_MODE(0x1) 91#define PORT_LINK_MODE_2_LANES PORT_LINK_MODE(0x3) 92#define PORT_LINK_MODE_4_LANES PORT_LINK_MODE(0x7) 93#define PORT_LINK_MODE_8_LANES PORT_LINK_MODE(0xf) 94 95#define PCIE_PORT_DEBUG0 0x728 96#define PORT_LOGIC_LTSSM_STATE_MASK 0x1f 97#define PORT_LOGIC_LTSSM_STATE_L0 0x11 98#define PCIE_PORT_DEBUG1 0x72C 99#define PCIE_PORT_DEBUG1_LINK_UP BIT(4) 100#define PCIE_PORT_DEBUG1_LINK_IN_TRAINING BIT(29) 101 102#define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C 103#define PORT_LOGIC_N_FTS_MASK GENMASK(7, 0) 104#define PORT_LOGIC_SPEED_CHANGE BIT(17) 105#define PORT_LOGIC_LINK_WIDTH_MASK GENMASK(12, 8) 106#define PORT_LOGIC_LINK_WIDTH(n) FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n) 107#define PORT_LOGIC_LINK_WIDTH_1_LANES PORT_LOGIC_LINK_WIDTH(0x1) 108#define PORT_LOGIC_LINK_WIDTH_2_LANES PORT_LOGIC_LINK_WIDTH(0x2) 109#define PORT_LOGIC_LINK_WIDTH_4_LANES PORT_LOGIC_LINK_WIDTH(0x4) 110#define PORT_LOGIC_LINK_WIDTH_8_LANES PORT_LOGIC_LINK_WIDTH(0x8) 111 112#define PCIE_MSI_ADDR_LO 0x820 113#define PCIE_MSI_ADDR_HI 0x824 114#define PCIE_MSI_INTR0_ENABLE 0x828 115#define PCIE_MSI_INTR0_MASK 0x82C 116#define PCIE_MSI_INTR0_STATUS 0x830 117 118#define GEN3_RELATED_OFF 0x890 119#define GEN3_RELATED_OFF_GEN3_ZRXDC_NONCOMPL BIT(0) 120#define GEN3_RELATED_OFF_RXEQ_RGRDLESS_RXTS BIT(13) 121#define GEN3_RELATED_OFF_GEN3_EQ_DISABLE BIT(16) 122#define GEN3_RELATED_OFF_RATE_SHADOW_SEL_SHIFT 24 123#define GEN3_RELATED_OFF_RATE_SHADOW_SEL_MASK GENMASK(25, 24) 124 125#define PCIE_PORT_MULTI_LANE_CTRL 0x8C0 126#define PORT_MLTI_UPCFG_SUPPORT BIT(7) 127 128#define PCIE_VERSION_NUMBER 0x8F8 129#define PCIE_VERSION_TYPE 0x8FC 130 131/* 132 * iATU inbound and outbound windows CSRs. Before the IP-core v4.80a each 133 * iATU region CSRs had been indirectly accessible by means of the dedicated 134 * viewport selector. The iATU/eDMA CSRs space was re-designed in DWC PCIe 135 * v4.80a in a way so the viewport was unrolled into the directly accessible 136 * iATU/eDMA CSRs space. 137 */ 138#define PCIE_ATU_VIEWPORT 0x900 139#define PCIE_ATU_REGION_DIR_IB BIT(31) 140#define PCIE_ATU_REGION_DIR_OB 0 141#define PCIE_ATU_VIEWPORT_BASE 0x904 142#define PCIE_ATU_UNROLL_BASE(dir, index) \ 143 (((index) << 9) | ((dir == PCIE_ATU_REGION_DIR_IB) ? BIT(8) : 0)) 144#define PCIE_ATU_VIEWPORT_SIZE 0x2C 145#define PCIE_ATU_REGION_CTRL1 0x000 146#define PCIE_ATU_INCREASE_REGION_SIZE BIT(13) 147#define PCIE_ATU_TYPE_MEM 0x0 148#define PCIE_ATU_TYPE_IO 0x2 149#define PCIE_ATU_TYPE_CFG0 0x4 150#define PCIE_ATU_TYPE_CFG1 0x5 151#define PCIE_ATU_TD BIT(8) 152#define PCIE_ATU_FUNC_NUM(pf) ((pf) << 20) 153#define PCIE_ATU_REGION_CTRL2 0x004 154#define PCIE_ATU_ENABLE BIT(31) 155#define PCIE_ATU_BAR_MODE_ENABLE BIT(30) 156#define PCIE_ATU_FUNC_NUM_MATCH_EN BIT(19) 157#define PCIE_ATU_LOWER_BASE 0x008 158#define PCIE_ATU_UPPER_BASE 0x00C 159#define PCIE_ATU_LIMIT 0x010 160#define PCIE_ATU_LOWER_TARGET 0x014 161#define PCIE_ATU_BUS(x) FIELD_PREP(GENMASK(31, 24), x) 162#define PCIE_ATU_DEV(x) FIELD_PREP(GENMASK(23, 19), x) 163#define PCIE_ATU_FUNC(x) FIELD_PREP(GENMASK(18, 16), x) 164#define PCIE_ATU_UPPER_TARGET 0x018 165#define PCIE_ATU_UPPER_LIMIT 0x020 166 167#define PCIE_MISC_CONTROL_1_OFF 0x8BC 168#define PCIE_DBI_RO_WR_EN BIT(0) 169 170#define PCIE_MSIX_DOORBELL 0x948 171#define PCIE_MSIX_DOORBELL_PF_SHIFT 24 172 173/* 174 * eDMA CSRs. DW PCIe IP-core v4.70a and older had the eDMA registers accessible 175 * over the Port Logic registers space. Afterwards the unrolled mapping was 176 * introduced so eDMA and iATU could be accessed via a dedicated registers 177 * space. 178 */ 179#define PCIE_DMA_VIEWPORT_BASE 0x970 180#define PCIE_DMA_UNROLL_BASE 0x80000 181#define PCIE_DMA_CTRL 0x008 182#define PCIE_DMA_NUM_WR_CHAN GENMASK(3, 0) 183#define PCIE_DMA_NUM_RD_CHAN GENMASK(19, 16) 184 185#define PCIE_PL_CHK_REG_CONTROL_STATUS 0xB20 186#define PCIE_PL_CHK_REG_CHK_REG_START BIT(0) 187#define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS BIT(1) 188#define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR BIT(16) 189#define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR BIT(17) 190#define PCIE_PL_CHK_REG_CHK_REG_COMPLETE BIT(18) 191 192#define PCIE_PL_CHK_REG_ERR_ADDR 0xB28 193 194/* 195 * iATU Unroll-specific register definitions 196 * From 4.80 core version the address translation will be made by unroll 197 */ 198#define PCIE_ATU_UNR_REGION_CTRL1 0x00 199#define PCIE_ATU_UNR_REGION_CTRL2 0x04 200#define PCIE_ATU_UNR_LOWER_BASE 0x08 201#define PCIE_ATU_UNR_UPPER_BASE 0x0C 202#define PCIE_ATU_UNR_LOWER_LIMIT 0x10 203#define PCIE_ATU_UNR_LOWER_TARGET 0x14 204#define PCIE_ATU_UNR_UPPER_TARGET 0x18 205#define PCIE_ATU_UNR_UPPER_LIMIT 0x20 206 207/* 208 * RAS-DES register definitions 209 */ 210#define PCIE_RAS_DES_EVENT_COUNTER_CONTROL 0x8 211#define EVENT_COUNTER_ALL_CLEAR 0x3 212#define EVENT_COUNTER_ENABLE_ALL 0x7 213#define EVENT_COUNTER_ENABLE_SHIFT 2 214#define EVENT_COUNTER_EVENT_SEL_MASK GENMASK(7, 0) 215#define EVENT_COUNTER_EVENT_SEL_SHIFT 16 216#define EVENT_COUNTER_EVENT_Tx_L0S 0x2 217#define EVENT_COUNTER_EVENT_Rx_L0S 0x3 218#define EVENT_COUNTER_EVENT_L1 0x5 219#define EVENT_COUNTER_EVENT_L1_1 0x7 220#define EVENT_COUNTER_EVENT_L1_2 0x8 221#define EVENT_COUNTER_GROUP_SEL_SHIFT 24 222#define EVENT_COUNTER_GROUP_5 0x5 223 224#define PCIE_RAS_DES_EVENT_COUNTER_DATA 0xc 225 226/* 227 * The default address offset between dbi_base and atu_base. Root controller 228 * drivers are not required to initialize atu_base if the offset matches this 229 * default; the driver core automatically derives atu_base from dbi_base using 230 * this offset, if atu_base not set. 231 */ 232#define DEFAULT_DBI_ATU_OFFSET (0x3 << 20) 233#define DEFAULT_DBI_DMA_OFFSET PCIE_DMA_UNROLL_BASE 234 235#define MAX_MSI_IRQS 256 236#define MAX_MSI_IRQS_PER_CTRL 32 237#define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL) 238#define MSI_REG_CTRL_BLOCK_SIZE 12 239#define MSI_DEF_NUM_VECTORS 32 240 241/* Maximum number of inbound/outbound iATUs */ 242#define MAX_IATU_IN 256 243#define MAX_IATU_OUT 256 244 245/* Default eDMA LLP memory size */ 246#define DMA_LLP_MEM_SIZE PAGE_SIZE 247 248struct dw_pcie; 249struct dw_pcie_rp; 250struct dw_pcie_ep; 251 252enum dw_pcie_device_mode { 253 DW_PCIE_UNKNOWN_TYPE, 254 DW_PCIE_EP_TYPE, 255 DW_PCIE_LEG_EP_TYPE, 256 DW_PCIE_RC_TYPE, 257}; 258 259enum dw_pcie_app_clk { 260 DW_PCIE_DBI_CLK, 261 DW_PCIE_MSTR_CLK, 262 DW_PCIE_SLV_CLK, 263 DW_PCIE_NUM_APP_CLKS 264}; 265 266enum dw_pcie_core_clk { 267 DW_PCIE_PIPE_CLK, 268 DW_PCIE_CORE_CLK, 269 DW_PCIE_AUX_CLK, 270 DW_PCIE_REF_CLK, 271 DW_PCIE_NUM_CORE_CLKS 272}; 273 274enum dw_pcie_app_rst { 275 DW_PCIE_DBI_RST, 276 DW_PCIE_MSTR_RST, 277 DW_PCIE_SLV_RST, 278 DW_PCIE_NUM_APP_RSTS 279}; 280 281enum dw_pcie_core_rst { 282 DW_PCIE_NON_STICKY_RST, 283 DW_PCIE_STICKY_RST, 284 DW_PCIE_CORE_RST, 285 DW_PCIE_PIPE_RST, 286 DW_PCIE_PHY_RST, 287 DW_PCIE_HOT_RST, 288 DW_PCIE_PWR_RST, 289 DW_PCIE_NUM_CORE_RSTS 290}; 291 292enum dw_pcie_ltssm { 293 /* Need to align with PCIE_PORT_DEBUG0 bits 0:5 */ 294 DW_PCIE_LTSSM_DETECT_QUIET = 0x0, 295 DW_PCIE_LTSSM_DETECT_ACT = 0x1, 296 DW_PCIE_LTSSM_L0 = 0x11, 297 DW_PCIE_LTSSM_L2_IDLE = 0x15, 298 299 DW_PCIE_LTSSM_UNKNOWN = 0xFFFFFFFF, 300}; 301 302struct dw_pcie_host_ops { 303 int (*init)(struct dw_pcie_rp *pp); 304 void (*deinit)(struct dw_pcie_rp *pp); 305 void (*post_init)(struct dw_pcie_rp *pp); 306 int (*msi_init)(struct dw_pcie_rp *pp); 307 void (*pme_turn_off)(struct dw_pcie_rp *pp); 308}; 309 310struct dw_pcie_rp { 311 bool has_msi_ctrl:1; 312 bool cfg0_io_shared:1; 313 u64 cfg0_base; 314 void __iomem *va_cfg0_base; 315 u32 cfg0_size; 316 resource_size_t io_base; 317 phys_addr_t io_bus_addr; 318 u32 io_size; 319 int irq; 320 const struct dw_pcie_host_ops *ops; 321 int msi_irq[MAX_MSI_CTRLS]; 322 struct irq_domain *irq_domain; 323 struct irq_domain *msi_domain; 324 dma_addr_t msi_data; 325 struct irq_chip *msi_irq_chip; 326 u32 num_vectors; 327 u32 irq_mask[MAX_MSI_CTRLS]; 328 struct pci_host_bridge *bridge; 329 raw_spinlock_t lock; 330 DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS); 331}; 332 333struct dw_pcie_ep_ops { 334 void (*pre_init)(struct dw_pcie_ep *ep); 335 void (*init)(struct dw_pcie_ep *ep); 336 void (*deinit)(struct dw_pcie_ep *ep); 337 int (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no, 338 unsigned int type, u16 interrupt_num); 339 const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep); 340 /* 341 * Provide a method to implement the different func config space 342 * access for different platform, if different func have different 343 * offset, return the offset of func. if use write a register way 344 * return a 0, and implement code in callback function of platform 345 * driver. 346 */ 347 unsigned int (*get_dbi_offset)(struct dw_pcie_ep *ep, u8 func_no); 348 unsigned int (*get_dbi2_offset)(struct dw_pcie_ep *ep, u8 func_no); 349}; 350 351struct dw_pcie_ep_func { 352 struct list_head list; 353 u8 func_no; 354 u8 msi_cap; /* MSI capability offset */ 355 u8 msix_cap; /* MSI-X capability offset */ 356}; 357 358struct dw_pcie_ep { 359 struct pci_epc *epc; 360 struct list_head func_list; 361 const struct dw_pcie_ep_ops *ops; 362 phys_addr_t phys_base; 363 size_t addr_size; 364 size_t page_size; 365 u8 bar_to_atu[PCI_STD_NUM_BARS]; 366 phys_addr_t *outbound_addr; 367 unsigned long *ib_window_map; 368 unsigned long *ob_window_map; 369 void __iomem *msi_mem; 370 phys_addr_t msi_mem_phys; 371 struct pci_epf_bar *epf_bar[PCI_STD_NUM_BARS]; 372}; 373 374struct dw_pcie_ops { 375 u64 (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr); 376 u32 (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 377 size_t size); 378 void (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 379 size_t size, u32 val); 380 void (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 381 size_t size, u32 val); 382 int (*link_up)(struct dw_pcie *pcie); 383 enum dw_pcie_ltssm (*get_ltssm)(struct dw_pcie *pcie); 384 int (*start_link)(struct dw_pcie *pcie); 385 void (*stop_link)(struct dw_pcie *pcie); 386}; 387 388struct dw_pcie { 389 struct device *dev; 390 void __iomem *dbi_base; 391 void __iomem *dbi_base2; 392 void __iomem *atu_base; 393 size_t atu_size; 394 u32 num_ib_windows; 395 u32 num_ob_windows; 396 u32 region_align; 397 u64 region_limit; 398 struct dw_pcie_rp pp; 399 struct dw_pcie_ep ep; 400 const struct dw_pcie_ops *ops; 401 u32 version; 402 u32 type; 403 unsigned long caps; 404 int num_lanes; 405 int link_gen; 406 u8 n_fts[2]; 407 struct dw_edma_chip edma; 408 struct clk_bulk_data app_clks[DW_PCIE_NUM_APP_CLKS]; 409 struct clk_bulk_data core_clks[DW_PCIE_NUM_CORE_CLKS]; 410 struct reset_control_bulk_data app_rsts[DW_PCIE_NUM_APP_RSTS]; 411 struct reset_control_bulk_data core_rsts[DW_PCIE_NUM_CORE_RSTS]; 412 struct gpio_desc *pe_rst; 413 bool suspended; 414}; 415 416#define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp) 417 418#define to_dw_pcie_from_ep(endpoint) \ 419 container_of((endpoint), struct dw_pcie, ep) 420 421int dw_pcie_get_resources(struct dw_pcie *pci); 422 423void dw_pcie_version_detect(struct dw_pcie *pci); 424 425u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap); 426u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap); 427 428int dw_pcie_read(void __iomem *addr, int size, u32 *val); 429int dw_pcie_write(void __iomem *addr, int size, u32 val); 430 431u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size); 432void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 433void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 434int dw_pcie_link_up(struct dw_pcie *pci); 435void dw_pcie_upconfig_setup(struct dw_pcie *pci); 436int dw_pcie_wait_for_link(struct dw_pcie *pci); 437int dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index, int type, 438 u64 cpu_addr, u64 pci_addr, u64 size); 439int dw_pcie_prog_ep_outbound_atu(struct dw_pcie *pci, u8 func_no, int index, 440 int type, u64 cpu_addr, u64 pci_addr, u64 size); 441int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type, 442 u64 cpu_addr, u64 pci_addr, u64 size); 443int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index, 444 int type, u64 cpu_addr, u8 bar); 445void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index); 446void dw_pcie_setup(struct dw_pcie *pci); 447void dw_pcie_iatu_detect(struct dw_pcie *pci); 448int dw_pcie_edma_detect(struct dw_pcie *pci); 449void dw_pcie_edma_remove(struct dw_pcie *pci); 450 451int dw_pcie_suspend_noirq(struct dw_pcie *pci); 452int dw_pcie_resume_noirq(struct dw_pcie *pci); 453 454static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val) 455{ 456 dw_pcie_write_dbi(pci, reg, 0x4, val); 457} 458 459static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg) 460{ 461 return dw_pcie_read_dbi(pci, reg, 0x4); 462} 463 464static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val) 465{ 466 dw_pcie_write_dbi(pci, reg, 0x2, val); 467} 468 469static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg) 470{ 471 return dw_pcie_read_dbi(pci, reg, 0x2); 472} 473 474static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val) 475{ 476 dw_pcie_write_dbi(pci, reg, 0x1, val); 477} 478 479static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg) 480{ 481 return dw_pcie_read_dbi(pci, reg, 0x1); 482} 483 484static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val) 485{ 486 dw_pcie_write_dbi2(pci, reg, 0x4, val); 487} 488 489static inline unsigned int dw_pcie_ep_get_dbi_offset(struct dw_pcie_ep *ep, 490 u8 func_no) 491{ 492 unsigned int dbi_offset = 0; 493 494 if (ep->ops->get_dbi_offset) 495 dbi_offset = ep->ops->get_dbi_offset(ep, func_no); 496 497 return dbi_offset; 498} 499 500static inline u32 dw_pcie_ep_read_dbi(struct dw_pcie_ep *ep, u8 func_no, 501 u32 reg, size_t size) 502{ 503 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 504 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 505 506 return dw_pcie_read_dbi(pci, offset + reg, size); 507} 508 509static inline void dw_pcie_ep_write_dbi(struct dw_pcie_ep *ep, u8 func_no, 510 u32 reg, size_t size, u32 val) 511{ 512 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 513 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 514 515 dw_pcie_write_dbi(pci, offset + reg, size, val); 516} 517 518static inline void dw_pcie_ep_writel_dbi(struct dw_pcie_ep *ep, u8 func_no, 519 u32 reg, u32 val) 520{ 521 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x4, val); 522} 523 524static inline u32 dw_pcie_ep_readl_dbi(struct dw_pcie_ep *ep, u8 func_no, 525 u32 reg) 526{ 527 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x4); 528} 529 530static inline void dw_pcie_ep_writew_dbi(struct dw_pcie_ep *ep, u8 func_no, 531 u32 reg, u16 val) 532{ 533 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x2, val); 534} 535 536static inline u16 dw_pcie_ep_readw_dbi(struct dw_pcie_ep *ep, u8 func_no, 537 u32 reg) 538{ 539 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x2); 540} 541 542static inline void dw_pcie_ep_writeb_dbi(struct dw_pcie_ep *ep, u8 func_no, 543 u32 reg, u8 val) 544{ 545 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x1, val); 546} 547 548static inline u8 dw_pcie_ep_readb_dbi(struct dw_pcie_ep *ep, u8 func_no, 549 u32 reg) 550{ 551 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x1); 552} 553 554static inline unsigned int dw_pcie_ep_get_dbi2_offset(struct dw_pcie_ep *ep, 555 u8 func_no) 556{ 557 unsigned int dbi2_offset = 0; 558 559 if (ep->ops->get_dbi2_offset) 560 dbi2_offset = ep->ops->get_dbi2_offset(ep, func_no); 561 else if (ep->ops->get_dbi_offset) /* for backward compatibility */ 562 dbi2_offset = ep->ops->get_dbi_offset(ep, func_no); 563 564 return dbi2_offset; 565} 566 567static inline void dw_pcie_ep_write_dbi2(struct dw_pcie_ep *ep, u8 func_no, 568 u32 reg, size_t size, u32 val) 569{ 570 unsigned int offset = dw_pcie_ep_get_dbi2_offset(ep, func_no); 571 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 572 573 dw_pcie_write_dbi2(pci, offset + reg, size, val); 574} 575 576static inline void dw_pcie_ep_writel_dbi2(struct dw_pcie_ep *ep, u8 func_no, 577 u32 reg, u32 val) 578{ 579 dw_pcie_ep_write_dbi2(ep, func_no, reg, 0x4, val); 580} 581 582static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci) 583{ 584 u32 reg; 585 u32 val; 586 587 reg = PCIE_MISC_CONTROL_1_OFF; 588 val = dw_pcie_readl_dbi(pci, reg); 589 val |= PCIE_DBI_RO_WR_EN; 590 dw_pcie_writel_dbi(pci, reg, val); 591} 592 593static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci) 594{ 595 u32 reg; 596 u32 val; 597 598 reg = PCIE_MISC_CONTROL_1_OFF; 599 val = dw_pcie_readl_dbi(pci, reg); 600 val &= ~PCIE_DBI_RO_WR_EN; 601 dw_pcie_writel_dbi(pci, reg, val); 602} 603 604static inline int dw_pcie_start_link(struct dw_pcie *pci) 605{ 606 if (pci->ops && pci->ops->start_link) 607 return pci->ops->start_link(pci); 608 609 return 0; 610} 611 612static inline void dw_pcie_stop_link(struct dw_pcie *pci) 613{ 614 if (pci->ops && pci->ops->stop_link) 615 pci->ops->stop_link(pci); 616} 617 618static inline enum dw_pcie_ltssm dw_pcie_get_ltssm(struct dw_pcie *pci) 619{ 620 u32 val; 621 622 if (pci->ops && pci->ops->get_ltssm) 623 return pci->ops->get_ltssm(pci); 624 625 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG0); 626 627 return (enum dw_pcie_ltssm)FIELD_GET(PORT_LOGIC_LTSSM_STATE_MASK, val); 628} 629 630#ifdef CONFIG_PCIE_DW_HOST 631irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp); 632int dw_pcie_setup_rc(struct dw_pcie_rp *pp); 633int dw_pcie_host_init(struct dw_pcie_rp *pp); 634void dw_pcie_host_deinit(struct dw_pcie_rp *pp); 635int dw_pcie_allocate_domains(struct dw_pcie_rp *pp); 636void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn, 637 int where); 638#else 639static inline irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp) 640{ 641 return IRQ_NONE; 642} 643 644static inline int dw_pcie_setup_rc(struct dw_pcie_rp *pp) 645{ 646 return 0; 647} 648 649static inline int dw_pcie_host_init(struct dw_pcie_rp *pp) 650{ 651 return 0; 652} 653 654static inline void dw_pcie_host_deinit(struct dw_pcie_rp *pp) 655{ 656} 657 658static inline int dw_pcie_allocate_domains(struct dw_pcie_rp *pp) 659{ 660 return 0; 661} 662static inline void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, 663 unsigned int devfn, 664 int where) 665{ 666 return NULL; 667} 668#endif 669 670#ifdef CONFIG_PCIE_DW_EP 671void dw_pcie_ep_linkup(struct dw_pcie_ep *ep); 672int dw_pcie_ep_init(struct dw_pcie_ep *ep); 673int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep); 674void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep); 675void dw_pcie_ep_exit(struct dw_pcie_ep *ep); 676int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no); 677int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 678 u8 interrupt_num); 679int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 680 u16 interrupt_num); 681int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no, 682 u16 interrupt_num); 683void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar); 684struct dw_pcie_ep_func * 685dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no); 686#else 687static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep) 688{ 689} 690 691static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep) 692{ 693 return 0; 694} 695 696static inline int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep) 697{ 698 return 0; 699} 700 701static inline void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep) 702{ 703} 704 705static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep) 706{ 707} 708 709static inline int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no) 710{ 711 return 0; 712} 713 714static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 715 u8 interrupt_num) 716{ 717 return 0; 718} 719 720static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 721 u16 interrupt_num) 722{ 723 return 0; 724} 725 726static inline int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, 727 u8 func_no, 728 u16 interrupt_num) 729{ 730 return 0; 731} 732 733static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar) 734{ 735} 736 737static inline struct dw_pcie_ep_func * 738dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no) 739{ 740 return NULL; 741} 742#endif 743#endif /* _PCIE_DESIGNWARE_H */ 744