1/* SPDX-License-Identifier: GPL-2.0+ */ 2/* Copyright (c) 2015 Quantenna Communications */ 3 4#ifndef __PEARL_PCIE_H 5#define __PEARL_PCIE_H 6 7/* Pearl PCIe HDP registers */ 8#define PCIE_HDP_CTRL(base) ((base) + 0x2c00) 9#define PCIE_HDP_AXI_CTRL(base) ((base) + 0x2c04) 10#define PCIE_HDP_HOST_WR_DESC0(base) ((base) + 0x2c10) 11#define PCIE_HDP_HOST_WR_DESC0_H(base) ((base) + 0x2c14) 12#define PCIE_HDP_HOST_WR_DESC1(base) ((base) + 0x2c18) 13#define PCIE_HDP_HOST_WR_DESC1_H(base) ((base) + 0x2c1c) 14#define PCIE_HDP_HOST_WR_DESC2(base) ((base) + 0x2c20) 15#define PCIE_HDP_HOST_WR_DESC2_H(base) ((base) + 0x2c24) 16#define PCIE_HDP_HOST_WR_DESC3(base) ((base) + 0x2c28) 17#define PCIE_HDP_HOST_WR_DESC4_H(base) ((base) + 0x2c2c) 18#define PCIE_HDP_RX_INT_CTRL(base) ((base) + 0x2c30) 19#define PCIE_HDP_TX_INT_CTRL(base) ((base) + 0x2c34) 20#define PCIE_HDP_INT_STATUS(base) ((base) + 0x2c38) 21#define PCIE_HDP_INT_EN(base) ((base) + 0x2c3c) 22#define PCIE_HDP_RX_DESC0_PTR(base) ((base) + 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105 106/* PCIe interrupt status definition */ 107#define PCIE_INT_MSI (BIT(24)) 108#define PCIE_INT_INTX (BIT(23)) 109 110/* PCIe legacy INTx */ 111#define PEARL_PCIE_CFG0_OFFSET (0x6C) 112#define PEARL_ASSERT_INTX (BIT(9)) 113 114/* SYS CTL regs */ 115#define QTN_PEARL_SYSCTL_LHOST_IRQ_OFFSET (0x001C) 116 117#define QTN_PEARL_IPC_IRQ_WORD(irq) (BIT(irq) | BIT(irq + 16)) 118#define QTN_PEARL_LHOST_IPC_IRQ (6) 119#define QTN_PEARL_LHOST_EP_RESET (7) 120 121#endif /* __PEARL_PCIE_H */ 122