1/* SPDX-License-Identifier: GPL-2.0-only */ 2/* 3 * Copyright (c) 2022 MediaTek Inc. 4 * Author: Ping-Hsun Wu <ping-hsun.wu@mediatek.com> 5 */ 6 7#ifndef __MDP_REG_RSZ_H__ 8#define __MDP_REG_RSZ_H__ 9 10#define PRZ_ENABLE 0x000 11#define PRZ_CONTROL_1 0x004 12#define PRZ_CONTROL_2 0x008 13#define PRZ_INPUT_IMAGE 0x010 14#define PRZ_OUTPUT_IMAGE 0x014 15#define PRZ_HORIZONTAL_COEFF_STEP 0x018 16#define PRZ_VERTICAL_COEFF_STEP 0x01c 17#define PRZ_LUMA_HORIZONTAL_INTEGER_OFFSET 0x020 18#define PRZ_LUMA_HORIZONTAL_SUBPIXEL_OFFSET 0x024 19#define PRZ_LUMA_VERTICAL_INTEGER_OFFSET 0x028 20#define PRZ_LUMA_VERTICAL_SUBPIXEL_OFFSET 0x02c 21#define PRZ_CHROMA_HORIZONTAL_INTEGER_OFFSET 0x030 22#define PRZ_CHROMA_HORIZONTAL_SUBPIXEL_OFFSET 0x034 23#define RSZ_ETC_CONTROL 0x22c 24 25/* MASK */ 26#define PRZ_ENABLE_MASK 0x00010001 27#define PRZ_CONTROL_1_MASK 0xfffffff3 28#define PRZ_CONTROL_2_MASK 0x0ffffaff 29#define PRZ_INPUT_IMAGE_MASK 0xffffffff 30#define PRZ_OUTPUT_IMAGE_MASK 0xffffffff 31#define PRZ_HORIZONTAL_COEFF_STEP_MASK 0x007fffff 32#define PRZ_VERTICAL_COEFF_STEP_MASK 0x007fffff 33#define PRZ_LUMA_HORIZONTAL_INTEGER_OFFSET_MASK 0x0000ffff 34#define PRZ_LUMA_HORIZONTAL_SUBPIXEL_OFFSET_MASK 0x001fffff 35#define PRZ_LUMA_VERTICAL_INTEGER_OFFSET_MASK 0x0000ffff 36#define PRZ_LUMA_VERTICAL_SUBPIXEL_OFFSET_MASK 0x001fffff 37#define PRZ_CHROMA_HORIZONTAL_INTEGER_OFFSET_MASK 0x0000ffff 38#define PRZ_CHROMA_HORIZONTAL_SUBPIXEL_OFFSET_MASK 0x001fffff 39#define RSZ_ETC_CONTROL_MASK 0xff770000 40 41#endif // __MDP_REG_RSZ_H__ 42