1/* SPDX-License-Identifier: GPL-2.0-or-later */ 2/* 3 * Driver for the Conexant CX25821 PCIe bridge 4 * 5 * Copyright (C) 2009 Conexant Systems Inc. 6 * Authors <shu.lin@conexant.com>, <hiep.huynh@conexant.com> 7 */ 8 9#ifndef __CX25821_REGISTERS__ 10#define __CX25821_REGISTERS__ 11 12/* Risc Instructions */ 13#define RISC_CNT_INC 0x00010000 14#define RISC_CNT_RESET 0x00030000 15#define RISC_IRQ1 0x01000000 16#define RISC_IRQ2 0x02000000 17#define RISC_EOL 0x04000000 18#define RISC_SOL 0x08000000 19#define RISC_WRITE 0x10000000 20#define RISC_SKIP 0x20000000 21#define RISC_JUMP 0x70000000 22#define RISC_SYNC 0x80000000 23#define RISC_RESYNC 0x80008000 24#define RISC_READ 0x90000000 25#define RISC_WRITERM 0xB0000000 26#define RISC_WRITECM 0xC0000000 27#define RISC_WRITECR 0xD0000000 28#define RISC_WRITEC 0x50000000 29#define RISC_READC 0xA0000000 30 31#define RISC_SYNC_ODD 0x00000000 32#define RISC_SYNC_EVEN 0x00000200 33#define RISC_SYNC_ODD_VBI 0x00000006 34#define RISC_SYNC_EVEN_VBI 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interrupt status */ 85#define VID_A_INT_MSTAT 0x040028 /* Video A interrupt masked status */ 86#define VID_A_INT_SSTAT 0x04002C /* Video A interrupt set status */ 87 88/* ***************************************************************************** */ 89#define VID_B_INT_MSK 0x040030 /* Video B interrupt mask */ 90#define VID_B_INT_STAT 0x040034 /* Video B interrupt status */ 91#define VID_B_INT_MSTAT 0x040038 /* Video B interrupt masked status */ 92#define VID_B_INT_SSTAT 0x04003C /* Video B interrupt set status */ 93 94/* ***************************************************************************** */ 95#define VID_C_INT_MSK 0x040040 /* Video C interrupt mask */ 96#define VID_C_INT_STAT 0x040044 /* Video C interrupt status */ 97#define VID_C_INT_MSTAT 0x040048 /* Video C interrupt masked status */ 98#define VID_C_INT_SSTAT 0x04004C /* Video C interrupt set status */ 99 100/* ***************************************************************************** */ 101#define VID_D_INT_MSK 0x040050 /* Video D interrupt mask */ 102#define VID_D_INT_STAT 0x040054 /* Video D interrupt status */ 103#define VID_D_INT_MSTAT 0x040058 /* Video D interrupt masked status */ 104#define VID_D_INT_SSTAT 0x04005C /* Video D interrupt set status */ 105 106/* ***************************************************************************** */ 107#define VID_E_INT_MSK 0x040060 /* Video E interrupt mask */ 108#define VID_E_INT_STAT 0x040064 /* Video E interrupt status */ 109#define VID_E_INT_MSTAT 0x040068 /* Video E interrupt masked status */ 110#define VID_E_INT_SSTAT 0x04006C /* Video E interrupt set status */ 111 112/* ***************************************************************************** */ 113#define VID_F_INT_MSK 0x040070 /* Video F interrupt mask */ 114#define VID_F_INT_STAT 0x040074 /* Video F interrupt status */ 115#define VID_F_INT_MSTAT 0x040078 /* Video F interrupt masked status */ 116#define VID_F_INT_SSTAT 0x04007C /* Video F interrupt set status */ 117 118/* ***************************************************************************** */ 119#define VID_G_INT_MSK 0x040080 /* Video G interrupt mask */ 120#define VID_G_INT_STAT 0x040084 /* Video G interrupt status */ 121#define VID_G_INT_MSTAT 0x040088 /* Video G interrupt masked status */ 122#define VID_G_INT_SSTAT 0x04008C /* Video G interrupt set status */ 123 124/* ***************************************************************************** */ 125#define VID_H_INT_MSK 0x040090 /* Video H interrupt mask */ 126#define VID_H_INT_STAT 0x040094 /* Video H interrupt status */ 127#define VID_H_INT_MSTAT 0x040098 /* Video H interrupt masked status */ 128#define VID_H_INT_SSTAT 0x04009C /* Video H interrupt set status */ 129 130/* ***************************************************************************** */ 131#define VID_I_INT_MSK 0x0400A0 /* Video I interrupt mask */ 132#define VID_I_INT_STAT 0x0400A4 /* Video I interrupt status */ 133#define VID_I_INT_MSTAT 0x0400A8 /* Video I interrupt masked status */ 134#define VID_I_INT_SSTAT 0x0400AC /* Video I interrupt set status */ 135 136/* ***************************************************************************** */ 137#define VID_J_INT_MSK 0x0400B0 /* Video J interrupt mask */ 138#define VID_J_INT_STAT 0x0400B4 /* Video J interrupt status */ 139#define VID_J_INT_MSTAT 0x0400B8 /* Video J interrupt masked status */ 140#define VID_J_INT_SSTAT 0x0400BC /* Video J interrupt set status */ 141 142#define FLD_VID_SRC_OPC_ERR 0x00020000 143#define FLD_VID_DST_OPC_ERR 0x00010000 144#define FLD_VID_SRC_SYNC 0x00002000 145#define FLD_VID_DST_SYNC 0x00001000 146#define FLD_VID_SRC_UF 0x00000200 147#define FLD_VID_DST_OF 0x00000100 148#define FLD_VID_SRC_RISC2 0x00000020 149#define FLD_VID_DST_RISC2 0x00000010 150#define FLD_VID_SRC_RISC1 0x00000002 151#define FLD_VID_DST_RISC1 0x00000001 152#define FLD_VID_SRC_ERRORS (FLD_VID_SRC_OPC_ERR | FLD_VID_SRC_SYNC | FLD_VID_SRC_UF) 153#define FLD_VID_DST_ERRORS (FLD_VID_DST_OPC_ERR | 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status */ 170#define AUD_C_INT_MSTAT 0x0400E8 /* Audio Int interrupt masked status */ 171#define AUD_C_INT_SSTAT 0x0400EC /* Audio Int interrupt set status */ 172 173/* ***************************************************************************** */ 174#define AUD_D_INT_MSK 0x0400F0 /* Audio Int interrupt mask */ 175#define AUD_D_INT_STAT 0x0400F4 /* Audio Int interrupt status */ 176#define AUD_D_INT_MSTAT 0x0400F8 /* Audio Int interrupt masked status */ 177#define AUD_D_INT_SSTAT 0x0400FC /* Audio Int interrupt set status */ 178 179/* ***************************************************************************** */ 180#define AUD_E_INT_MSK 0x040100 /* Audio Int interrupt mask */ 181#define AUD_E_INT_STAT 0x040104 /* Audio Int interrupt status */ 182#define AUD_E_INT_MSTAT 0x040108 /* Audio Int interrupt masked status */ 183#define AUD_E_INT_SSTAT 0x04010C /* Audio Int interrupt set status */ 184 185#define FLD_AUD_SRC_OPC_ERR 0x00020000 186#define FLD_AUD_DST_OPC_ERR 0x00010000 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*/ 227#define GPIO_HI 0x110014 /* Upper WORD of GPIO pins [47:31] */ 228 229#define GPIO_LO_OE 0x110018 /* Lower of GPIO output enable [31:0] */ 230#define GPIO_HI_OE 0x11001C /* Upper word of GPIO output enable [47:32] */ 231 232#define GPIO_LO_INT_MSK 0x11003C /* GPIO interrupt mask */ 233#define GPIO_LO_INT_STAT 0x110044 /* GPIO interrupt status */ 234#define GPIO_LO_INT_MSTAT 0x11004C /* GPIO interrupt masked status */ 235#define GPIO_LO_ISM_SNS 0x110054 /* GPIO interrupt sensitivity */ 236#define GPIO_LO_ISM_POL 0x11005C /* GPIO interrupt polarity */ 237 238#define GPIO_HI_INT_MSK 0x110040 /* GPIO interrupt mask */ 239#define GPIO_HI_INT_STAT 0x110048 /* GPIO interrupt status */ 240#define GPIO_HI_INT_MSTAT 0x110050 /* GPIO interrupt masked status */ 241#define GPIO_HI_ISM_SNS 0x110058 /* GPIO interrupt sensitivity */ 242#define GPIO_HI_ISM_POL 0x110060 /* GPIO interrupt polarity */ 243 244#define FLD_GPIO43_INT (1 << 11) 245#define FLD_GPIO42_INT (1 << 10) 246#define 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***************************************************************************** */ 487#define RDR_TLSTAT1 0x050314 488 489/* ***************************************************************************** */ 490#define RDR_TLCTL0 0x050318 491#define FLD_CFG_UR_CPL_MODE 0x00000040 492#define FLD_CFG_CORR_ERR_QUITE 0x00000020 493#define FLD_CFG_RCB_CK_EN 0x00000010 494#define FLD_CFG_BNDRY_CK_EN 0x00000008 495#define FLD_CFG_BYTE_EN_CK_EN 0x00000004 496#define FLD_CFG_RELAX_ORDER_MSK 0x00000002 497#define FLD_CFG_TAG_ORDER_EN 0x00000001 498 499/* ***************************************************************************** */ 500#define RDR_TLCTL1 0x05031C 501 502/* ***************************************************************************** */ 503#define RDR_REQRCAL 0x050320 504 505/* ***************************************************************************** */ 506#define RDR_REQRCAU 0x050324 507 508/* ***************************************************************************** */ 509#define RDR_REQEPA 0x050328 510 511/* ***************************************************************************** */ 512#define RDR_REQCTRL 0x05032C 513 514/* ***************************************************************************** */ 515#define RDR_REQSTAT 0x050330 516 517/* ***************************************************************************** */ 518#define RDR_TL_TEST 0x050334 519 520/* ***************************************************************************** */ 521#define RDR_VCR01_CTL 0x050348 522 523/* ***************************************************************************** */ 524#define RDR_VCR23_CTL 0x05034C 525 526/* ***************************************************************************** */ 527#define RDR_RX_VCR0_FC 0x050350 528 529/* ***************************************************************************** */ 530#define RDR_RX_VCR1_FC 0x050354 531 532/* ***************************************************************************** */ 533#define RDR_RX_VCR2_FC 0x050358 534 535/* ***************************************************************************** */ 536#define RDR_RX_VCR3_FC 0x05035C 537 538/* ***************************************************************************** */ 539/* Data Link Layer Registers */ 540/* ***************************************************************************** */ 541#define RDR_DLLSTAT 0x050360 542 543/* ***************************************************************************** */ 544#define RDR_DLLCTRL 0x050364 545 546/* ***************************************************************************** */ 547#define RDR_REPLAYTO 0x050368 548 549/* ***************************************************************************** */ 550#define RDR_ACKLATTO 0x05036C 551 552/* ***************************************************************************** */ 553/* MAC Layer Registers */ 554/* ***************************************************************************** */ 555#define RDR_MACSTAT0 0x050380 556 557/* ***************************************************************************** */ 558#define RDR_MACSTAT1 0x050384 559 560/* ***************************************************************************** */ 561#define RDR_MACCTRL0 0x050388 562 563/* ***************************************************************************** */ 564#define RDR_MACCTRL1 0x05038C 565 566/* ***************************************************************************** */ 567#define RDR_MACCTRL2 0x050390 568 569/* ***************************************************************************** */ 570#define RDR_MAC_LB_DATA 0x050394 571 572/* ***************************************************************************** */ 573#define RDR_L0S_EXIT_LAT 0x050398 574 575/* ***************************************************************************** */ 576/* DMAC */ 577/* ***************************************************************************** */ 578#define DMA1_PTR1 0x100000 /* DMA Current Ptr : Ch#1 */ 579 580/* ***************************************************************************** */ 581#define DMA2_PTR1 0x100004 /* DMA Current Ptr : Ch#2 */ 582 583/* ***************************************************************************** */ 584#define DMA3_PTR1 0x100008 /* DMA Current Ptr : Ch#3 */ 585 586/* ***************************************************************************** */ 587#define DMA4_PTR1 0x10000C /* DMA Current Ptr : Ch#4 */ 588 589/* ***************************************************************************** */ 590#define DMA5_PTR1 0x100010 /* DMA Current Ptr : Ch#5 */ 591 592/* ***************************************************************************** */ 593#define DMA6_PTR1 0x100014 /* DMA Current Ptr : Ch#6 */ 594 595/* ***************************************************************************** */ 596#define DMA7_PTR1 0x100018 /* DMA Current Ptr : Ch#7 */ 597 598/* ***************************************************************************** */ 599#define DMA8_PTR1 0x10001C /* DMA Current Ptr : Ch#8 */ 600 601/* ***************************************************************************** */ 602#define DMA9_PTR1 0x100020 /* DMA Current Ptr : Ch#9 */ 603 604/* ***************************************************************************** */ 605#define DMA10_PTR1 0x100024 /* DMA Current Ptr : Ch#10 */ 606 607/* ***************************************************************************** */ 608#define DMA11_PTR1 0x100028 /* DMA Current Ptr : Ch#11 */ 609 610/* ***************************************************************************** */ 611#define DMA12_PTR1 0x10002C /* DMA Current Ptr : Ch#12 */ 612 613/* ***************************************************************************** */ 614#define DMA13_PTR1 0x100030 /* DMA Current Ptr : Ch#13 */ 615 616/* ***************************************************************************** */ 617#define DMA14_PTR1 0x100034 /* DMA Current Ptr : Ch#14 */ 618 619/* ***************************************************************************** */ 620#define DMA15_PTR1 0x100038 /* DMA Current Ptr : Ch#15 */ 621 622/* ***************************************************************************** */ 623#define DMA16_PTR1 0x10003C /* DMA Current Ptr : Ch#16 */ 624 625/* ***************************************************************************** */ 626#define DMA17_PTR1 0x100040 /* DMA Current Ptr : Ch#17 */ 627 628/* ***************************************************************************** */ 629#define DMA18_PTR1 0x100044 /* DMA Current Ptr : Ch#18 */ 630 631/* ***************************************************************************** */ 632#define DMA19_PTR1 0x100048 /* DMA Current Ptr : Ch#19 */ 633 634/* ***************************************************************************** */ 635#define DMA20_PTR1 0x10004C /* DMA Current Ptr : Ch#20 */ 636 637/* ***************************************************************************** */ 638#define DMA21_PTR1 0x100050 /* DMA Current Ptr : Ch#21 */ 639 640/* ***************************************************************************** */ 641#define DMA22_PTR1 0x100054 /* DMA Current Ptr : Ch#22 */ 642 643/* ***************************************************************************** */ 644#define DMA23_PTR1 0x100058 /* DMA Current Ptr : Ch#23 */ 645 646/* ***************************************************************************** */ 647#define DMA24_PTR1 0x10005C /* DMA Current Ptr : Ch#24 */ 648 649/* ***************************************************************************** */ 650#define DMA25_PTR1 0x100060 /* DMA Current Ptr : Ch#25 */ 651 652/* ***************************************************************************** */ 653#define DMA26_PTR1 0x100064 /* DMA Current Ptr : Ch#26 */ 654 655/* ***************************************************************************** */ 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***************************************************************************** */ 677#define DMA8_PTR2 0x10009C /* DMA Tab Ptr : Ch#8 */ 678 679/* ***************************************************************************** */ 680#define DMA9_PTR2 0x1000A0 /* DMA Tab Ptr : Ch#9 */ 681 682/* ***************************************************************************** */ 683#define DMA10_PTR2 0x1000A4 /* DMA Tab Ptr : Ch#10 */ 684 685/* ***************************************************************************** */ 686#define DMA11_PTR2 0x1000A8 /* DMA Tab Ptr : Ch#11 */ 687 688/* ***************************************************************************** */ 689#define DMA12_PTR2 0x1000AC /* DMA Tab Ptr : Ch#12 */ 690 691/* ***************************************************************************** */ 692#define DMA13_PTR2 0x1000B0 /* DMA Tab Ptr : Ch#13 */ 693 694/* ***************************************************************************** */ 695#define DMA14_PTR2 0x1000B4 /* DMA Tab Ptr : Ch#14 */ 696 697/* ***************************************************************************** */ 698#define DMA15_PTR2 0x1000B8 /* DMA Tab Ptr : Ch#15 */ 699 700/* ***************************************************************************** */ 701#define DMA16_PTR2 0x1000BC /* DMA Tab Ptr : Ch#16 */ 702 703/* ***************************************************************************** */ 704#define DMA17_PTR2 0x1000C0 /* DMA Tab Ptr : Ch#17 */ 705 706/* ***************************************************************************** */ 707#define DMA18_PTR2 0x1000C4 /* DMA Tab Ptr : Ch#18 */ 708 709/* ***************************************************************************** */ 710#define DMA19_PTR2 0x1000C8 /* DMA Tab Ptr : Ch#19 */ 711 712/* ***************************************************************************** */ 713#define DMA20_PTR2 0x1000CC /* DMA Tab Ptr : Ch#20 */ 714 715/* ***************************************************************************** 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892#define TM_CNT_LDW 0x110000 /* Timer : Counter low */ 893 894/* ***************************************************************************** */ 895#define TM_CNT_UW 0x110004 /* Timer : Counter high word */ 896 897/* ***************************************************************************** */ 898#define TM_LMT_LDW 0x110008 /* Timer : Limit low */ 899 900/* ***************************************************************************** */ 901#define TM_LMT_UW 0x11000C /* Timer : Limit high word */ 902 903/* ***************************************************************************** */ 904#define GP0_IO 0x110010 /* GPIO output enables data I/O */ 905#define FLD_GP_OE 0x00FF0000 /* GPIO: GP_OE output enable */ 906#define FLD_GP_IN 0x0000FF00 /* GPIO: GP_IN status */ 907#define FLD_GP_OUT 0x000000FF /* GPIO: GP_OUT control */ 908 909/* ***************************************************************************** */ 910#define GPIO_ISM 0x110014 /* GPIO interrupt sensitivity mode */ 911#define FLD_GP_ISM_SNS 0x00000070 912#define FLD_GP_ISM_POL 0x00000007 913 914/* ***************************************************************************** */ 915#define SOFT_RESET 0x11001C /* Output system reset reg */ 916#define FLD_PECOS_SOFT_RESET 0x00000001 917 918/* ***************************************************************************** */ 919#define MC416_RWD 0x110020 /* MC416 GPIO[18:3] pin */ 920#define MC416_OEN 0x110024 /* Output enable of GPIO[18:3] */ 921#define MC416_CTL 0x110028 922 923/* ***************************************************************************** */ 924#define ALT_PIN_OUT_SEL 0x11002C /* Alternate GPIO output select */ 925 926#define FLD_ALT_GPIO_OUT_SEL 0xF0000000 927/* 0 Disabled <-- default */ 928/* 1 GPIO[0] */ 929/* 2 GPIO[10] */ 930/* 3 VIP_656_DATA_VAL */ 931/* 4 VIP_656_DATA[0] */ 932/* 5 VIP_656_CLK */ 933/* 6 VIP_656_DATA_EXT[1] */ 934/* 7 VIP_656_DATA_EXT[0] */ 935/* 8 ATT_IF */ 936 937#define FLD_AUX_PLL_CLK_ALT_SEL 0x0F000000 938/* 0 AUX_PLL_CLK<-- default */ 939/* 1 GPIO[2] */ 940/* 2 GPIO[10] */ 941/* 3 VIP_656_DATA_VAL */ 942/* 4 VIP_656_DATA[0] */ 943/* 5 VIP_656_CLK */ 944/* 6 VIP_656_DATA_EXT[1] */ 945/* 7 VIP_656_DATA_EXT[0] */ 946 947#define FLD_IR_TX_ALT_SEL 0x00F00000 948/* 0 IR_TX <-- default */ 949/* 1 GPIO[1] */ 950/* 2 GPIO[10] */ 951/* 3 VIP_656_DATA_VAL */ 952/* 4 VIP_656_DATA[0] */ 953/* 5 VIP_656_CLK */ 954/* 6 VIP_656_DATA_EXT[1] */ 955/* 7 VIP_656_DATA_EXT[0] */ 956 957#define FLD_IR_RX_ALT_SEL 0x000F0000 958/* 0 IR_RX <-- default */ 959/* 1 GPIO[0] */ 960/* 2 GPIO[10] */ 961/* 3 VIP_656_DATA_VAL */ 962/* 4 VIP_656_DATA[0] */ 963/* 5 VIP_656_CLK */ 964/* 6 VIP_656_DATA_EXT[1] */ 965/* 7 VIP_656_DATA_EXT[0] */ 966 967#define FLD_GPIO10_ALT_SEL 0x0000F000 968/* 0 GPIO[10] <-- default */ 969/* 1 GPIO[0] */ 970/* 2 GPIO[10] */ 971/* 3 VIP_656_DATA_VAL */ 972/* 4 VIP_656_DATA[0] */ 973/* 5 VIP_656_CLK */ 974/* 6 VIP_656_DATA_EXT[1] */ 975/* 7 VIP_656_DATA_EXT[0] */ 976 977#define FLD_GPIO2_ALT_SEL 0x00000F00 978/* 0 GPIO[2] <-- default */ 979/* 1 GPIO[1] */ 980/* 2 GPIO[10] */ 981/* 3 VIP_656_DATA_VAL */ 982/* 4 VIP_656_DATA[0] */ 983/* 5 VIP_656_CLK */ 984/* 6 VIP_656_DATA_EXT[1] */ 985/* 7 VIP_656_DATA_EXT[0] */ 986 987#define FLD_GPIO1_ALT_SEL 0x000000F0 988/* 0 GPIO[1] <-- default */ 989/* 1 GPIO[0] */ 990/* 2 GPIO[10] */ 991/* 3 VIP_656_DATA_VAL */ 992/* 4 VIP_656_DATA[0] */ 993/* 5 VIP_656_CLK */ 994/* 6 VIP_656_DATA_EXT[1] */ 995/* 7 VIP_656_DATA_EXT[0] */ 996 997#define FLD_GPIO0_ALT_SEL 0x0000000F 998/* 0 GPIO[0] <-- default */ 999/* 1 GPIO[1] */ 1000/* 2 GPIO[10] */ 1001/* 3 VIP_656_DATA_VAL */ 1002/* 4 VIP_656_DATA[0] */ 1003/* 5 VIP_656_CLK */ 1004/* 6 VIP_656_DATA_EXT[1] */ 1005/* 7 VIP_656_DATA_EXT[0] */ 1006 1007#define ALT_PIN_IN_SEL 0x110030 /* Alternate GPIO input select */ 1008 1009#define FLD_GPIO10_ALT_IN_SEL 0x0000F000 1010/* 0 GPIO[10] <-- default */ 1011/* 1 IR_RX */ 1012/* 2 IR_TX */ 1013/* 3 AUX_PLL_CLK */ 1014/* 4 IF_ATT_SEL */ 1015/* 5 GPIO[0] */ 1016/* 6 GPIO[1] */ 1017/* 7 GPIO[2] */ 1018 1019#define FLD_GPIO2_ALT_IN_SEL 0x00000F00 1020/* 0 GPIO[2] <-- default */ 1021/* 1 IR_RX */ 1022/* 2 IR_TX */ 1023/* 3 AUX_PLL_CLK */ 1024/* 4 IF_ATT_SEL */ 1025 1026#define FLD_GPIO1_ALT_IN_SEL 0x000000F0 1027/* 0 GPIO[1] <-- default */ 1028/* 1 IR_RX */ 1029/* 2 IR_TX */ 1030/* 3 AUX_PLL_CLK */ 1031/* 4 IF_ATT_SEL */ 1032 1033#define FLD_GPIO0_ALT_IN_SEL 0x0000000F 1034/* 0 GPIO[0] <-- default */ 1035/* 1 IR_RX */ 1036/* 2 IR_TX */ 1037/* 3 AUX_PLL_CLK */ 1038/* 4 IF_ATT_SEL */ 1039 1040/* ***************************************************************************** */ 1041#define TEST_BUS_CTL1 0x110040 /* Test bus control register #1 */ 1042 1043/* ***************************************************************************** */ 1044#define TEST_BUS_CTL2 0x110044 /* Test bus control register #2 */ 1045 1046/* ***************************************************************************** */ 1047#define CLK_DELAY 0x110048 /* Clock delay */ 1048#define FLD_MOE_CLK_DIS 0x80000000 /* Disable MoE clock */ 1049 1050/* ***************************************************************************** */ 1051#define PAD_CTRL 0x110068 /* Pad drive strength control */ 1052 1053/* ***************************************************************************** */ 1054#define MBIST_CTRL 0x110050 /* SRAM memory built-in self test control */ 1055 1056/* ***************************************************************************** */ 1057#define MBIST_STAT 0x110054 /* SRAM memory built-in self test status */ 1058 1059/* ***************************************************************************** */ 1060/* PLL registers */ 1061/* ***************************************************************************** */ 1062#define PLL_A_INT_FRAC 0x110088 1063#define PLL_A_POST_STAT_BIST 0x11008C 1064#define PLL_B_INT_FRAC 0x110090 1065#define PLL_B_POST_STAT_BIST 0x110094 1066#define PLL_C_INT_FRAC 0x110098 1067#define PLL_C_POST_STAT_BIST 0x11009C 1068#define PLL_D_INT_FRAC 0x1100A0 1069#define PLL_D_POST_STAT_BIST 0x1100A4 1070 1071#define CLK_RST 0x11002C 1072#define FLD_VID_I_CLK_NOE 0x00001000 1073#define FLD_VID_J_CLK_NOE 0x00002000 1074#define FLD_USE_ALT_PLL_REF 0x00004000 1075 1076#define VID_CH_MODE_SEL 0x110078 1077#define VID_CH_CLK_SEL 0x11007C 1078 1079/* ***************************************************************************** */ 1080#define VBI_A_DMA 0x130008 /* VBI A DMA data port */ 1081 1082/* ***************************************************************************** */ 1083#define VID_A_VIP_CTL 0x130080 /* Video A VIP format control */ 1084#define FLD_VIP_MODE 0x00000001 1085 1086/* ***************************************************************************** */ 1087#define VID_A_PIXEL_FRMT 0x130084 /* Video A pixel format */ 1088#define FLD_VID_A_GAMMA_DIS 0x00000008 1089#define FLD_VID_A_FORMAT 0x00000007 1090#define FLD_VID_A_GAMMA_FACTOR 0x00000010 1091 1092/* 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VID_B_VIP_CTL 0x130180 /* Video B VIP format control */ 1112 1113/* ***************************************************************************** */ 1114#define VID_B_PIXEL_FRMT 0x130184 /* Video B pixel format */ 1115#define FLD_VID_B_GAMMA_DIS 0x00000008 1116#define FLD_VID_B_FORMAT 0x00000007 1117#define FLD_VID_B_GAMMA_FACTOR 0x00000010 1118 1119/* ***************************************************************************** */ 1120#define VID_C_DMA 0x130200 /* Video C DMA data port */ 1121 1122/* ***************************************************************************** */ 1123#define VID_C_LNGTH 0x130250 /* Video C line length */ 1124#define FLD_VID_C_LN_LNGTH 0x00000FFF 1125 1126/* ***************************************************************************** */ 1127/* Video Destination Channels */ 1128/* ***************************************************************************** */ 1129 1130#define VID_DST_A_GPCNT 0x130020 /* Video A general purpose counter */ 1131#define VID_DST_B_GPCNT 0x130120 /* Video B general purpose counter */ 1132#define VID_DST_C_GPCNT 0x130220 /* Video C general purpose counter */ 1133#define VID_DST_D_GPCNT 0x130320 /* Video D general purpose counter */ 1134#define VID_DST_E_GPCNT 0x130420 /* Video E general purpose counter */ 1135#define VID_DST_F_GPCNT 0x130520 /* Video F general purpose counter */ 1136#define VID_DST_G_GPCNT 0x130620 /* Video G general purpose counter */ 1137#define VID_DST_H_GPCNT 0x130720 /* Video H general purpose counter */ 1138 1139/* ***************************************************************************** */ 1140 1141#define VID_DST_A_GPCNT_CTL 0x130030 /* Video A general purpose control */ 1142#define VID_DST_B_GPCNT_CTL 0x130130 /* Video B general purpose control */ 1143#define VID_DST_C_GPCNT_CTL 0x130230 /* Video C general purpose control */ 1144#define VID_DST_D_GPCNT_CTL 0x130330 /* Video D general purpose control */ 1145#define VID_DST_E_GPCNT_CTL 0x130430 /* Video E general purpose control */ 1146#define VID_DST_F_GPCNT_CTL 0x130530 /* Video F general purpose control */ 1147#define VID_DST_G_GPCNT_CTL 0x130630 /* Video G general purpose control */ 1148#define VID_DST_H_GPCNT_CTL 0x130730 /* Video H general purpose control */ 1149 1150/* ***************************************************************************** */ 1151 1152#define VID_DST_A_DMA_CTL 0x130040 /* Video A DMA control */ 1153#define VID_DST_B_DMA_CTL 0x130140 /* Video B DMA control */ 1154#define VID_DST_C_DMA_CTL 0x130240 /* Video C DMA control */ 1155#define VID_DST_D_DMA_CTL 0x130340 /* Video D DMA control */ 1156#define VID_DST_E_DMA_CTL 0x130440 /* Video E DMA control */ 1157#define VID_DST_F_DMA_CTL 0x130540 /* Video F DMA control */ 1158#define VID_DST_G_DMA_CTL 0x130640 /* Video G DMA control */ 1159#define VID_DST_H_DMA_CTL 0x130740 /* Video H DMA control */ 1160 1161#define FLD_VID_RISC_EN 0x00000010 1162#define FLD_VID_FIFO_EN 0x00000001 1163 1164/* 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general purpose control */ 1197#define VID_SRC_J_GPCNT_CTL 0x130F04 /* Video J general purpose control */ 1198 1199/* ***************************************************************************** */ 1200 1201#define VID_SRC_A_GPCNT 0x130808 /* Video A general purpose counter */ 1202#define VID_SRC_B_GPCNT 0x130908 /* Video B general purpose counter */ 1203#define VID_SRC_C_GPCNT 0x130A08 /* Video C general purpose counter */ 1204#define VID_SRC_D_GPCNT 0x130B08 /* Video D general purpose counter */ 1205#define VID_SRC_E_GPCNT 0x130C08 /* Video E general purpose counter */ 1206#define VID_SRC_F_GPCNT 0x130D08 /* Video F general purpose counter */ 1207#define VID_SRC_I_GPCNT 0x130E08 /* Video I general purpose counter */ 1208#define VID_SRC_J_GPCNT 0x130F08 /* Video J general purpose counter */ 1209 1210/* ***************************************************************************** */ 1211 1212#define VID_SRC_A_DMA_CTL 0x13080C /* Video A DMA control */ 1213#define VID_SRC_B_DMA_CTL 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