1/* 2 * Copyright 2023 Advanced Micro Devices, Inc. 3 * 4 * Permission is hereby granted, free of charge, to any person obtaining a 5 * copy of this software and associated documentation files (the "Software"), 6 * to deal in the Software without restriction, including without limitation 7 * the rights to use, copy, modify, merge, publish, distribute, sublicense, 8 * and/or sell copies of the Software, and to permit persons to whom the 9 * Software is furnished to do so, subject to the following conditions: 10 * 11 * The above copyright notice and this permission notice shall be included in 12 * all copies or substantial portions of the Software. 13 * 14 * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR 15 * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, 16 * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL 17 * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR 18 * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, 19 * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR 20 * OTHER DEALINGS IN THE SOFTWARE. 21 * 22 */ 23#ifndef _pcie_6_1_0_OFFSET_HEADER 24#define _pcie_6_1_0_OFFSET_HEADER 25 26 27// addressBlock: pcie_container_pcs0_pcie_lcu_pcie_pcs_prime_pcie_master_x1_xx16_pcs_prime_dir 28// base address: 0x11a08000 29#define regDXIO_HWDID 0x2270800 30#define regDXIO_HWDID_BASE_IDX 0 31#define regDXIO_LINKAGE_LANEGRP 0x2270802 32#define regDXIO_LINKAGE_LANEGRP_BASE_IDX 0 33#define regDXIO_LINKAGE_KPDMX 0x2270803 34#define regDXIO_LINKAGE_KPDMX_BASE_IDX 0 35#define regDXIO_LINKAGE_KPMX 0x2270804 36#define regDXIO_LINKAGE_KPFIFO 0x2270805 37#define regDXIO_LINKAGE_KPNP 0x2270806 38#define regMAC_CAPABILITIES1 0x2270814 39#define regMAC_CAPABILITIES1_BASE_IDX 0 40#define regMAC_CAPABILITIES2 0x2270815 41#define regMAC_CAPABILITIES2_BASE_IDX 0 42 43 44// addressBlock: pcie_container_pcie0_pswuscfg0_cfgdecp 45// base address: 0x1a300000 46#define regCOMMAND 0x0001 47#define regCOMMAND_BASE_IDX 1 48#define regSTATUS 0x0001 49#define regSTATUS_BASE_IDX 1 50#define regLATENCY 0x0003 51#define regLATENCY_BASE_IDX 1 52#define regHEADER 0x0003 53#define regHEADER_BASE_IDX 1 54#define regPCIE_LANE_ERROR_STATUS 0x009e 55#define regPCIE_LANE_ERROR_STATUS_BASE_IDX 1 56#define regPCIE_LANE_0_EQUALIZATION_CNTL 0x009f 57#define regPCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX 1 58#define regPCIE_LANE_1_EQUALIZATION_CNTL 0x009f 59#define regPCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX 1 60#define regPCIE_LANE_2_EQUALIZATION_CNTL 0x00a0 61#define regPCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX 1 62#define regPCIE_LANE_3_EQUALIZATION_CNTL 0x00a0 63#define regPCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX 1 64#define regPCIE_LANE_4_EQUALIZATION_CNTL 0x00a1 65#define regPCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX 1 66#define regPCIE_LANE_5_EQUALIZATION_CNTL 0x00a1 67#define regPCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX 1 68#define regPCIE_LANE_6_EQUALIZATION_CNTL 0x00a2 69#define regPCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX 1 70#define regPCIE_LANE_7_EQUALIZATION_CNTL 0x00a2 71#define regPCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX 1 72#define regPCIE_LANE_8_EQUALIZATION_CNTL 0x00a3 73#define regPCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX 1 74#define regPCIE_LANE_9_EQUALIZATION_CNTL 0x00a3 75#define regPCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX 1 76#define regPCIE_LANE_10_EQUALIZATION_CNTL 0x00a4 77#define regPCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX 1 78#define regPCIE_LANE_11_EQUALIZATION_CNTL 0x00a4 79#define regPCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX 1 80#define regPCIE_LANE_12_EQUALIZATION_CNTL 0x00a5 81#define regPCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX 1 82#define regPCIE_LANE_13_EQUALIZATION_CNTL 0x00a5 83#define regPCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX 1 84#define regPCIE_LANE_14_EQUALIZATION_CNTL 0x00a6 85#define regPCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX 1 86#define regPCIE_LANE_15_EQUALIZATION_CNTL 0x00a6 87#define regPCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX 1 88#define regPCIE_LTR_ENH_CAP_LIST 0x00c8 89#define regPCIE_LTR_ENH_CAP_LIST_BASE_IDX 1 90#define regPCIE_LTR_CAP 0x00c9 91#define regPCIE_LTR_CAP_BASE_IDX 1 92#define regPCIE_L1_PM_SUB_CAP_LIST 0x00dc 93#define regPCIE_L1_PM_SUB_CAP_LIST_BASE_IDX 1 94#define regPCIE_L1_PM_SUB_CAP 0x00dd 95#define regPCIE_L1_PM_SUB_CAP_BASE_IDX 1 96#define regPCIE_L1_PM_SUB_CNTL 0x00de 97#define regPCIE_L1_PM_SUB_CNTL_BASE_IDX 1 98#define regPCIE_L1_PM_SUB_CNTL2 0x00df 99#define regPCIE_L1_PM_SUB_CNTL2_BASE_IDX 1 100#define regPCIE_MARGINING_ENH_CAP_LIST 0x0110 101#define regPCIE_MARGINING_ENH_CAP_LIST_BASE_IDX 1 102 103 104// addressBlock: pcie_container_pcie0_pswusp0_pciedir_p 105// base address: 0x1a340000 106#define regPCIEP_RESERVED 0x10000 107#define regPCIEP_RESERVED_BASE_IDX 1 108#define regPCIEP_SCRATCH 0x10001 109#define regPCIEP_SCRATCH_BASE_IDX 1 110#define regPCIEP_PORT_CNTL 0x10010 111#define regPCIEP_PORT_CNTL_BASE_IDX 1 112#define regPCIE_TX_REQUESTER_ID 0x10021 113#define regPCIE_TX_REQUESTER_ID_BASE_IDX 1 114#define regPCIE_P_PORT_LANE_STATUS 0x10050 115#define regPCIE_P_PORT_LANE_STATUS_BASE_IDX 1 116#define regPCIE_ERR_CNTL 0x1006a 117#define regPCIE_ERR_CNTL_BASE_IDX 1 118#define regPCIE_RX_CNTL 0x10070 119#define regPCIE_RX_CNTL_BASE_IDX 1 120#define regPCIE_RX_EXPECTED_SEQNUM 0x10071 121#define regPCIE_RX_EXPECTED_SEQNUM_BASE_IDX 1 122#define regPCIE_RX_VENDOR_SPECIFIC 0x10072 123#define regPCIE_RX_VENDOR_SPECIFIC_BASE_IDX 1 124#define regPCIE_RX_CNTL3 0x10074 125#define regPCIE_RX_CNTL3_BASE_IDX 1 126#define regPCIE_RX_CREDITS_ALLOCATED_P 0x10080 127#define regPCIE_RX_CREDITS_ALLOCATED_P_BASE_IDX 1 128#define regPCIE_RX_CREDITS_ALLOCATED_NP 0x10081 129#define regPCIE_RX_CREDITS_ALLOCATED_NP_BASE_IDX 1 130#define regPCIE_RX_CREDITS_ALLOCATED_CPL 0x10082 131#define regPCIE_RX_CREDITS_ALLOCATED_CPL_BASE_IDX 1 132#define regPCIEP_ERROR_INJECT_PHYSICAL 0x10083 133#define regPCIEP_ERROR_INJECT_PHYSICAL_BASE_IDX 1 134#define regPCIEP_ERROR_INJECT_TRANSACTION 0x10084 135#define regPCIEP_ERROR_INJECT_TRANSACTION_BASE_IDX 1 136#define regPCIEP_NAK_COUNTER 0x10086 137#define regPCIEP_NAK_COUNTER_BASE_IDX 1 138#define regPCIE_LC_CNTL 0x100a0 139#define regPCIE_LC_CNTL_BASE_IDX 1 140#define regPCIE_LC_TRAINING_CNTL 0x100a1 141#define regPCIE_LC_TRAINING_CNTL_BASE_IDX 1 142#define regPCIE_LC_LINK_WIDTH_CNTL 0x100a2 143#define regPCIE_LC_LINK_WIDTH_CNTL_BASE_IDX 1 144#define regPCIE_LC_N_FTS_CNTL 0x100a3 145#define regPCIE_LC_N_FTS_CNTL_BASE_IDX 1 146#define regPCIE_LC_SPEED_CNTL 0x100a4 147#define regPCIE_LC_SPEED_CNTL_BASE_IDX 1 148#define regPCIE_LC_STATE0 0x100a5 149#define regPCIE_LC_STATE0_BASE_IDX 1 150#define regPCIE_LC_STATE1 0x100a6 151#define regPCIE_LC_STATE1_BASE_IDX 1 152#define regPCIE_LC_STATE2 0x100a7 153#define regPCIE_LC_STATE2_BASE_IDX 1 154#define regPCIE_LC_STATE3 0x100a8 155#define regPCIE_LC_STATE3_BASE_IDX 1 156#define regPCIE_LC_STATE4 0x100a9 157#define regPCIE_LC_STATE4_BASE_IDX 1 158#define regPCIE_LC_STATE5 0x100aa 159#define regPCIE_LC_STATE5_BASE_IDX 1 160#define regPCIE_LC_LINK_MANAGEMENT_CNTL2 0x100ab 161#define regPCIE_LC_LINK_MANAGEMENT_CNTL2_BASE_IDX 1 162#define regPCIE_LC_CNTL2 0x100b1 163#define regPCIE_LC_CNTL2_BASE_IDX 1 164#define regPCIE_LC_BW_CHANGE_CNTL 0x100b2 165#define regPCIE_LC_BW_CHANGE_CNTL_BASE_IDX 1 166#define regPCIE_LC_CDR_CNTL 0x100b3 167#define regPCIE_LC_CDR_CNTL_BASE_IDX 1 168#define regPCIE_LC_LANE_CNTL 0x100b4 169#define regPCIE_LC_LANE_CNTL_BASE_IDX 1 170#define regPCIE_LC_CNTL3 0x100b5 171#define regPCIE_LC_CNTL3_BASE_IDX 1 172#define regPCIE_LC_CNTL4 0x100b6 173#define regPCIE_LC_CNTL4_BASE_IDX 1 174#define regPCIE_LC_CNTL5 0x100b7 175#define regPCIE_LC_CNTL5_BASE_IDX 1 176#define regPCIE_LC_FORCE_COEFF 0x100b8 177#define regPCIE_LC_FORCE_COEFF_BASE_IDX 1 178#define regPCIE_LC_BEST_EQ_SETTINGS 0x100b9 179#define regPCIE_LC_BEST_EQ_SETTINGS_BASE_IDX 1 180#define regPCIE_LC_FORCE_EQ_REQ_COEFF 0x100ba 181#define regPCIE_LC_FORCE_EQ_REQ_COEFF_BASE_IDX 1 182#define regPCIE_LC_CNTL6 0x100bb 183#define regPCIE_LC_CNTL6_BASE_IDX 1 184#define regPCIE_LC_CNTL7 0x100bc 185#define regPCIE_LC_CNTL7_BASE_IDX 1 186#define regPCIE_LC_LINK_MANAGEMENT_STATUS 0x100bd 187#define regPCIE_LC_LINK_MANAGEMENT_STATUS_BASE_IDX 1 188#define regPCIE_LC_LINK_MANAGEMENT_MASK 0x100be 189#define regPCIE_LC_LINK_MANAGEMENT_MASK_BASE_IDX 1 190#define regPCIE_LC_LINK_MANAGEMENT_CNTL 0x100bf 191#define regPCIE_LC_LINK_MANAGEMENT_CNTL_BASE_IDX 1 192#define regPCIEP_STRAP_LC 0x100c0 193#define regPCIEP_STRAP_LC_BASE_IDX 1 194#define regPCIEP_STRAP_MISC 0x100c1 195#define regPCIEP_STRAP_MISC_BASE_IDX 1 196#define regPCIEP_STRAP_LC2 0x100c2 197#define regPCIEP_STRAP_LC2_BASE_IDX 1 198#define regPCIE_LC_L1_PM_SUBSTATE 0x100c6 199#define regPCIE_LC_L1_PM_SUBSTATE_BASE_IDX 1 200#define regPCIE_LC_L1_PM_SUBSTATE2 0x100c7 201#define regPCIE_LC_L1_PM_SUBSTATE2_BASE_IDX 1 202#define regPCIE_LC_L1_PM_SUBSTATE3 0x100c8 203#define regPCIE_LC_L1_PM_SUBSTATE3_BASE_IDX 1 204#define regPCIE_LC_L1_PM_SUBSTATE4 0x100c9 205#define regPCIE_LC_L1_PM_SUBSTATE4_BASE_IDX 1 206#define regPCIE_LC_L1_PM_SUBSTATE5 0x100ca 207#define regPCIE_LC_L1_PM_SUBSTATE5_BASE_IDX 1 208#define regPCIEP_BCH_ECC_CNTL 0x100d0 209#define regPCIEP_BCH_ECC_CNTL_BASE_IDX 1 210#define regPCIE_LC_CNTL8 0x100dd 211#define regPCIE_LC_CNTL8_BASE_IDX 1 212#define regPCIE_LC_CNTL9 0x100de 213#define regPCIE_LC_CNTL9_BASE_IDX 1 214#define regPCIE_LC_FORCE_COEFF2 0x100df 215#define regPCIE_LC_FORCE_COEFF2_BASE_IDX 1 216#define regPCIE_LC_FORCE_EQ_REQ_COEFF2 0x100e0 217#define regPCIE_LC_FORCE_EQ_REQ_COEFF2_BASE_IDX 1 218#define regPCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES 0x100e2 219#define regPCIE_LC_FINE_GRAIN_CLK_GATE_OVERRIDES_BASE_IDX 1 220#define regPCIE_LC_CNTL10 0x100e3 221#define regPCIE_LC_CNTL10_BASE_IDX 1 222#define regPCIE_LC_EQ_CNTL_8GT 0x100e4 223#define regPCIE_LC_EQ_CNTL_8GT_BASE_IDX 1 224#define regPCIE_LC_EQ_CNTL_16GT 0x100e5 225#define regPCIE_LC_EQ_CNTL_16GT_BASE_IDX 1 226#define regPCIE_LC_SAVE_RESTORE_1 0x100e6 227#define regPCIE_LC_SAVE_RESTORE_1_BASE_IDX 1 228#define regPCIE_LC_SAVE_RESTORE_2 0x100e7 229#define regPCIE_LC_SAVE_RESTORE_2_BASE_IDX 1 230#define regPCIE_LC_SAVE_RESTORE_3 0x100e8 231#define regPCIE_LC_SAVE_RESTORE_3_BASE_IDX 1 232#define regPCIE_LC_EQ_CNTL_32GT 0x10100 233#define regPCIE_LC_EQ_CNTL_32GT_BASE_IDX 1 234#define regPCIE_LC_PRESET_MASK_CNTL 0x10101 235#define regPCIE_LC_PRESET_MASK_CNTL_BASE_IDX 1 236#define regPCIE_LC_RXRECOVER_RXSTANDBY_CNTL 0x10102 237#define regPCIE_LC_RXRECOVER_RXSTANDBY_CNTL_BASE_IDX 1 238#define regPCIE_LC_CNTL11 0x10103 239#define regPCIE_LC_CNTL11_BASE_IDX 1 240#define regPCIE_LC_CNTL12 0x10104 241#define regPCIE_LC_CNTL12_BASE_IDX 1 242#define regPCIE_LC_SPEED_CNTL2 0x10105 243#define regPCIE_LC_SPEED_CNTL2_BASE_IDX 1 244#define regPCIE_LC_FORCE_COEFF3 0x10106 245#define regPCIE_LC_FORCE_COEFF3_BASE_IDX 1 246#define regPCIE_LC_FORCE_EQ_REQ_COEFF3 0x10107 247#define regPCIE_LC_FORCE_EQ_REQ_COEFF3_BASE_IDX 1 248#define regPCIE_LC_LINK_MANAGEMENT_CNTL3 0x10108 249#define regPCIE_LC_LINK_MANAGEMENT_CNTL3_BASE_IDX 1 250#define regPCIE_LC_Z10_IDLE_CNTL 0x1010f 251#define regPCIE_LC_Z10_IDLE_CNTL_BASE_IDX 1 252#define regPCIE_LC_TRANMIT_FIFO_CDC_CNTL 0x1011a 253#define regPCIE_LC_TRANMIT_FIFO_CDC_CNTL_BASE_IDX 1 254#define regPCIE_LC_CNTL13 0x1011c 255#define regPCIE_LC_CNTL13_BASE_IDX 1 256#define regPCIE_LC_SWDS_CNTL 0x1011d 257#define regPCIE_LC_SWDS_CNTL_BASE_IDX 1 258#define regPCIE_TX_SEQ 0x10188 259#define regPCIE_TX_SEQ_BASE_IDX 1 260#define regPCIE_TX_REPLAY 0x10189 261#define regPCIE_TX_REPLAY_BASE_IDX 1 262#define regPCIE_TX_ACK_LATENCY_LIMIT 0x1018c 263#define regPCIE_TX_ACK_LATENCY_LIMIT_BASE_IDX 1 264#define regPCIE_TX_CREDITS_FCU_THRESHOLD 0x10190 265#define regPCIE_TX_CREDITS_FCU_THRESHOLD_BASE_IDX 1 266#define regPCIE_TX_VENDOR_SPECIFIC 0x10194 267#define regPCIE_TX_VENDOR_SPECIFIC_BASE_IDX 1 268#define regPCIE_TX_NOP_DLLP 0x10195 269#define regPCIE_TX_NOP_DLLP_BASE_IDX 1 270#define regPCIE_TX_REQUEST_NUM_CNTL 0x10198 271#define regPCIE_TX_REQUEST_NUM_CNTL_BASE_IDX 1 272#define regPCIE_TX_CREDITS_ADVT_P 0x101a0 273#define regPCIE_TX_CREDITS_ADVT_P_BASE_IDX 1 274#define regPCIE_TX_CREDITS_ADVT_NP 0x101a1 275#define regPCIE_TX_CREDITS_ADVT_NP_BASE_IDX 1 276#define regPCIE_TX_CREDITS_ADVT_CPL 0x101a2 277#define regPCIE_TX_CREDITS_ADVT_CPL_BASE_IDX 1 278#define regPCIE_TX_CREDITS_INIT_P 0x101a3 279#define regPCIE_TX_CREDITS_INIT_P_BASE_IDX 1 280#define regPCIE_TX_CREDITS_INIT_NP 0x101a4 281#define regPCIE_TX_CREDITS_INIT_NP_BASE_IDX 1 282#define regPCIE_TX_CREDITS_INIT_CPL 0x101a5 283#define regPCIE_TX_CREDITS_INIT_CPL_BASE_IDX 1 284#define regPCIE_TX_CREDITS_STATUS 0x101a6 285#define regPCIE_TX_CREDITS_STATUS_BASE_IDX 1 286#define regPCIE_FC_P 0x101a8 287#define regPCIE_FC_P_BASE_IDX 1 288#define regPCIE_FC_NP 0x101a9 289#define regPCIE_FC_NP_BASE_IDX 1 290#define regPCIE_FC_CPL 0x101aa 291#define regPCIE_FC_CPL_BASE_IDX 1 292#define regPCIE_FC_P_VC1 0x101ab 293#define regPCIE_FC_P_VC1_BASE_IDX 1 294#define regPCIE_FC_NP_VC1 0x101ac 295#define regPCIE_FC_NP_VC1_BASE_IDX 1 296#define regPCIE_FC_CPL_VC1 0x101ad 297#define regPCIE_FC_CPL_VC1_BASE_IDX 1 298 299 300// addressBlock: pcie_container_pcie0_pciedir 301// base address: 0x1a380000 302#define regPCIE_RESERVED 0x20000 303#define regPCIE_RESERVED_BASE_IDX 1 304#define regPCIE_SCRATCH 0x20001 305#define regPCIE_SCRATCH_BASE_IDX 1 306#define regPCIE_RX_NUM_NAK 0x2000e 307#define regPCIE_RX_NUM_NAK_BASE_IDX 1 308#define regPCIE_RX_NUM_NAK_GENERATED 0x2000f 309#define regPCIE_RX_NUM_NAK_GENERATED_BASE_IDX 1 310#define regPCIE_CNTL 0x20010 311#define regPCIE_CNTL_BASE_IDX 1 312#define regPCIE_CONFIG_CNTL 0x20011 313#define regPCIE_CONFIG_CNTL_BASE_IDX 1 314#define regPCIE_DEBUG_CNTL 0x20012 315#define regPCIE_DEBUG_CNTL_BASE_IDX 1 316#define regPCIE_RX_CNTL5 0x20018 317#define regPCIE_RX_CNTL5_BASE_IDX 1 318#define regPCIE_RX_CNTL4 0x20019 319#define regPCIE_RX_CNTL4_BASE_IDX 1 320#define regPCIE_COMMON_AER_MASK 0x2001a 321#define regPCIE_COMMON_AER_MASK_BASE_IDX 1 322#define regPCIE_CNTL2 0x2001c 323#define regPCIE_CNTL2_BASE_IDX 1 324#define regPCIE_RX_CNTL2 0x2001d 325#define regPCIE_RX_CNTL2_BASE_IDX 1 326#define regPCIE_CI_CNTL 0x20020 327#define regPCIE_CI_CNTL_BASE_IDX 1 328#define regPCIE_BUS_CNTL 0x20021 329#define regPCIE_BUS_CNTL_BASE_IDX 1 330#define regPCIE_LC_STATE6 0x20022 331#define regPCIE_LC_STATE6_BASE_IDX 1 332#define regPCIE_LC_STATE7 0x20023 333#define regPCIE_LC_STATE7_BASE_IDX 1 334#define regPCIE_LC_STATE8 0x20024 335#define regPCIE_LC_STATE8_BASE_IDX 1 336#define regPCIE_LC_STATE9 0x20025 337#define regPCIE_LC_STATE9_BASE_IDX 1 338#define regPCIE_LC_STATE10 0x20026 339#define regPCIE_LC_STATE10_BASE_IDX 1 340#define regPCIE_LC_STATE11 0x20027 341#define regPCIE_LC_STATE11_BASE_IDX 1 342#define regPCIE_LC_STATUS1 0x20028 343#define regPCIE_LC_STATUS1_BASE_IDX 1 344#define regPCIE_LC_STATUS2 0x20029 345#define regPCIE_LC_STATUS2_BASE_IDX 1 346#define regPCIE_WPR_CNTL 0x20030 347#define regPCIE_WPR_CNTL_BASE_IDX 1 348#define regPCIE_RX_LAST_TLP0 0x20031 349#define regPCIE_RX_LAST_TLP0_BASE_IDX 1 350#define regPCIE_RX_LAST_TLP1 0x20032 351#define regPCIE_RX_LAST_TLP1_BASE_IDX 1 352#define regPCIE_RX_LAST_TLP2 0x20033 353#define regPCIE_RX_LAST_TLP2_BASE_IDX 1 354#define regPCIE_RX_LAST_TLP3 0x20034 355#define regPCIE_RX_LAST_TLP3_BASE_IDX 1 356#define regPCIE_I2C_REG_ADDR_EXPAND 0x2003a 357#define regPCIE_I2C_REG_ADDR_EXPAND_BASE_IDX 1 358#define regPCIE_I2C_REG_DATA 0x2003b 359#define regPCIE_I2C_REG_DATA_BASE_IDX 1 360#define regPCIE_CFG_CNTL 0x2003c 361#define regPCIE_CFG_CNTL_BASE_IDX 1 362#define regPCIE_LC_PM_CNTL 0x2003d 363#define regPCIE_LC_PM_CNTL_BASE_IDX 1 364#define regPCIE_LC_PM_CNTL2 0x2003e 365#define regPCIE_LC_PM_CNTL2_BASE_IDX 1 366#define regPCIE_LC_STRAP_BUFF_CNTL 0x2003f 367#define regPCIE_LC_STRAP_BUFF_CNTL_BASE_IDX 1 368#define regPCIE_P_CNTL 0x20040 369#define regPCIE_P_CNTL_BASE_IDX 1 370#define regPCIE_P_BUF_STATUS 0x20041 371#define regPCIE_P_BUF_STATUS_BASE_IDX 1 372#define regPCIE_P_DECODER_STATUS 0x20042 373#define regPCIE_P_DECODER_STATUS_BASE_IDX 1 374#define regPCIE_P_MISC_STATUS 0x20043 375#define regPCIE_P_MISC_STATUS_BASE_IDX 1 376#define regPCIE_P_RCV_L0S_FTS_DET 0x20050 377#define regPCIE_P_RCV_L0S_FTS_DET_BASE_IDX 1 378#define regPCIE_RX_AD 0x20062 379#define regPCIE_RX_AD_BASE_IDX 1 380#define regPCIE_SDP_CTRL 0x20063 381#define regPCIE_SDP_CTRL_BASE_IDX 1 382#define regPCIE_SDP_SWUS_SLV_ATTR_CTRL 0x20065 383#define regPCIE_SDP_SWUS_SLV_ATTR_CTRL_BASE_IDX 1 384#define regPCIE_SDP_CTRL2 0x20068 385#define regPCIE_SDP_CTRL2_BASE_IDX 1 386#define regPCIE_PERF_COUNT_CNTL 0x20080 387#define regPCIE_PERF_COUNT_CNTL_BASE_IDX 1 388#define regPCIE_PERF_CNTL_TXCLK1 0x20081 389#define regPCIE_PERF_CNTL_TXCLK1_BASE_IDX 1 390#define regPCIE_PERF_COUNT0_TXCLK1 0x20082 391#define regPCIE_PERF_COUNT0_TXCLK1_BASE_IDX 1 392#define regPCIE_PERF_COUNT1_TXCLK1 0x20083 393#define regPCIE_PERF_COUNT1_TXCLK1_BASE_IDX 1 394#define regPCIE_PERF_CNTL_TXCLK2 0x20084 395#define regPCIE_PERF_CNTL_TXCLK2_BASE_IDX 1 396#define regPCIE_PERF_COUNT0_TXCLK2 0x20085 397#define regPCIE_PERF_COUNT0_TXCLK2_BASE_IDX 1 398#define regPCIE_PERF_COUNT1_TXCLK2 0x20086 399#define regPCIE_PERF_COUNT1_TXCLK2_BASE_IDX 1 400#define regPCIE_PERF_CNTL_TXCLK3 0x20087 401#define regPCIE_PERF_CNTL_TXCLK3_BASE_IDX 1 402#define regPCIE_PERF_COUNT0_TXCLK3 0x20088 403#define regPCIE_PERF_COUNT0_TXCLK3_BASE_IDX 1 404#define regPCIE_PERF_COUNT1_TXCLK3 0x20089 405#define regPCIE_PERF_COUNT1_TXCLK3_BASE_IDX 1 406#define regPCIE_PERF_CNTL_TXCLK4 0x2008a 407#define regPCIE_PERF_CNTL_TXCLK4_BASE_IDX 1 408#define regPCIE_PERF_COUNT0_TXCLK4 0x2008b 409#define regPCIE_PERF_COUNT0_TXCLK4_BASE_IDX 1 410#define regPCIE_PERF_COUNT1_TXCLK4 0x2008c 411#define regPCIE_PERF_COUNT1_TXCLK4_BASE_IDX 1 412#define regPCIE_PERF_CNTL_EVENT_LC_PORT_SEL 0x20093 413#define regPCIE_PERF_CNTL_EVENT_LC_PORT_SEL_BASE_IDX 1 414#define regPCIE_PERF_CNTL_EVENT_CI_PORT_SEL 0x20094 415#define regPCIE_PERF_CNTL_EVENT_CI_PORT_SEL_BASE_IDX 1 416#define regPCIE_PERF_CNTL_TXCLK5 0x20096 417#define regPCIE_PERF_CNTL_TXCLK5_BASE_IDX 1 418#define regPCIE_PERF_COUNT0_TXCLK5 0x20097 419#define regPCIE_PERF_COUNT0_TXCLK5_BASE_IDX 1 420#define regPCIE_PERF_COUNT1_TXCLK5 0x20098 421#define regPCIE_PERF_COUNT1_TXCLK5_BASE_IDX 1 422#define regPCIE_PERF_CNTL_TXCLK6 0x20099 423#define regPCIE_PERF_CNTL_TXCLK6_BASE_IDX 1 424#define regPCIE_PERF_COUNT0_TXCLK6 0x2009a 425#define regPCIE_PERF_COUNT0_TXCLK6_BASE_IDX 1 426#define regPCIE_PERF_COUNT1_TXCLK6 0x2009b 427#define regPCIE_PERF_COUNT1_TXCLK6_BASE_IDX 1 428#define regPCIE_STRAP_F0 0x200b0 429#define regPCIE_STRAP_F0_BASE_IDX 1 430#define regPCIE_STRAP_MISC 0x200c0 431#define regPCIE_STRAP_MISC_BASE_IDX 1 432#define regPCIE_STRAP_MISC2 0x200c1 433#define regPCIE_STRAP_MISC2_BASE_IDX 1 434#define regPCIE_STRAP_PI 0x200c2 435#define regPCIE_STRAP_PI_BASE_IDX 1 436#define regPCIE_STRAP_I2C_BD 0x200c4 437#define regPCIE_STRAP_I2C_BD_BASE_IDX 1 438#define regPCIE_PRBS_CLR 0x200c8 439#define regPCIE_PRBS_CLR_BASE_IDX 1 440#define regPCIE_PRBS_STATUS1 0x200c9 441#define regPCIE_PRBS_STATUS1_BASE_IDX 1 442#define regPCIE_PRBS_STATUS2 0x200ca 443#define regPCIE_PRBS_STATUS2_BASE_IDX 1 444#define regPCIE_PRBS_FREERUN 0x200cb 445#define regPCIE_PRBS_FREERUN_BASE_IDX 1 446#define regPCIE_PRBS_MISC 0x200cc 447#define regPCIE_PRBS_MISC_BASE_IDX 1 448#define regPCIE_PRBS_USER_PATTERN 0x200cd 449#define regPCIE_PRBS_USER_PATTERN_BASE_IDX 1 450#define regPCIE_PRBS_LO_BITCNT 0x200ce 451#define regPCIE_PRBS_LO_BITCNT_BASE_IDX 1 452#define regPCIE_PRBS_HI_BITCNT 0x200cf 453#define regPCIE_PRBS_HI_BITCNT_BASE_IDX 1 454#define regPCIE_PRBS_ERRCNT_0 0x200d0 455#define regPCIE_PRBS_ERRCNT_0_BASE_IDX 1 456#define regPCIE_PRBS_ERRCNT_1 0x200d1 457#define regPCIE_PRBS_ERRCNT_1_BASE_IDX 1 458#define regPCIE_PRBS_ERRCNT_2 0x200d2 459#define regPCIE_PRBS_ERRCNT_2_BASE_IDX 1 460#define regPCIE_PRBS_ERRCNT_3 0x200d3 461#define regPCIE_PRBS_ERRCNT_3_BASE_IDX 1 462#define regPCIE_PRBS_ERRCNT_4 0x200d4 463#define regPCIE_PRBS_ERRCNT_4_BASE_IDX 1 464#define regPCIE_PRBS_ERRCNT_5 0x200d5 465#define regPCIE_PRBS_ERRCNT_5_BASE_IDX 1 466#define regPCIE_PRBS_ERRCNT_6 0x200d6 467#define regPCIE_PRBS_ERRCNT_6_BASE_IDX 1 468#define regPCIE_PRBS_ERRCNT_7 0x200d7 469#define regPCIE_PRBS_ERRCNT_7_BASE_IDX 1 470#define regPCIE_PRBS_ERRCNT_8 0x200d8 471#define regPCIE_PRBS_ERRCNT_8_BASE_IDX 1 472#define regPCIE_PRBS_ERRCNT_9 0x200d9 473#define regPCIE_PRBS_ERRCNT_9_BASE_IDX 1 474#define regPCIE_PRBS_ERRCNT_10 0x200da 475#define regPCIE_PRBS_ERRCNT_10_BASE_IDX 1 476#define regPCIE_PRBS_ERRCNT_11 0x200db 477#define regPCIE_PRBS_ERRCNT_11_BASE_IDX 1 478#define regPCIE_PRBS_ERRCNT_12 0x200dc 479#define regPCIE_PRBS_ERRCNT_12_BASE_IDX 1 480#define regPCIE_PRBS_ERRCNT_13 0x200dd 481#define regPCIE_PRBS_ERRCNT_13_BASE_IDX 1 482#define regPCIE_PRBS_ERRCNT_14 0x200de 483#define regPCIE_PRBS_ERRCNT_14_BASE_IDX 1 484#define regPCIE_PRBS_ERRCNT_15 0x200df 485#define regPCIE_PRBS_ERRCNT_15_BASE_IDX 1 486#define regSWRST_COMMAND_STATUS 0x20100 487#define regSWRST_COMMAND_STATUS_BASE_IDX 1 488#define regSWRST_GENERAL_CONTROL 0x20101 489#define regSWRST_GENERAL_CONTROL_BASE_IDX 1 490#define regSWRST_COMMAND_0 0x20102 491#define regSWRST_COMMAND_0_BASE_IDX 1 492#define regSWRST_COMMAND_1 0x20103 493#define regSWRST_COMMAND_1_BASE_IDX 1 494#define regSWRST_CONTROL_0 0x20104 495#define regSWRST_CONTROL_0_BASE_IDX 1 496#define regSWRST_CONTROL_1 0x20105 497#define regSWRST_CONTROL_1_BASE_IDX 1 498#define regSWRST_CONTROL_2 0x20106 499#define regSWRST_CONTROL_2_BASE_IDX 1 500#define regSWRST_CONTROL_3 0x20107 501#define regSWRST_CONTROL_3_BASE_IDX 1 502#define regSWRST_CONTROL_4 0x20108 503#define regSWRST_CONTROL_4_BASE_IDX 1 504#define regSWRST_CONTROL_5 0x20109 505#define regSWRST_CONTROL_5_BASE_IDX 1 506#define regSWRST_CONTROL_6 0x2010a 507#define regSWRST_CONTROL_6_BASE_IDX 1 508#define regSWRST_EP_COMMAND_0 0x2010b 509#define regSWRST_EP_COMMAND_0_BASE_IDX 1 510#define regSWRST_EP_CONTROL_0 0x2010c 511#define regSWRST_EP_CONTROL_0_BASE_IDX 1 512#define regCPM_CONTROL 0x20118 513#define regCPM_CONTROL_BASE_IDX 1 514#define regCPM_SPLIT_CONTROL 0x20119 515#define regCPM_SPLIT_CONTROL_BASE_IDX 1 516#define regCPM_CONTROL_EXT 0x2011a 517#define regCPM_CONTROL_EXT_BASE_IDX 1 518#define regCLKREQB_PAD_CNTL 0x2011b 519#define regCLKREQB_PAD_CNTL_BASE_IDX 1 520#define regSMN_APERTURE_ID_A 0x2011d 521#define regSMN_APERTURE_ID_A_BASE_IDX 1 522#define regSMN_APERTURE_ID_B 0x2011e 523#define regSMN_APERTURE_ID_B_BASE_IDX 1 524#define regLNCNT_CONTROL 0x20125 525#define regLNCNT_CONTROL_BASE_IDX 1 526#define regSMU_INT_PIN_SHARING_PORT_INDICATOR 0x2012f 527#define regSMU_INT_PIN_SHARING_PORT_INDICATOR_BASE_IDX 1 528#define regPCIE_PGMST_CNTL 0x20130 529#define regPCIE_PGMST_CNTL_BASE_IDX 1 530#define regPCIE_PGSLV_CNTL 0x20131 531#define regPCIE_PGSLV_CNTL_BASE_IDX 1 532#define regLC_CPM_CONTROL_0 0x20133 533#define regLC_CPM_CONTROL_0_BASE_IDX 1 534#define regLC_CPM_CONTROL_1 0x20134 535#define regLC_CPM_CONTROL_1_BASE_IDX 1 536#define regPCIE_RXMARGIN_CONTROL_CAPABILITIES 0x20135 537#define regPCIE_RXMARGIN_CONTROL_CAPABILITIES_BASE_IDX 1 538#define regPCIE_RXMARGIN_1_SETTINGS 0x20136 539#define regPCIE_RXMARGIN_1_SETTINGS_BASE_IDX 1 540#define regPCIE_RXMARGIN_2_SETTINGS 0x20137 541#define regPCIE_RXMARGIN_2_SETTINGS_BASE_IDX 1 542#define regPCIE_LC_DEBUG_CNTL 0x20139 543#define regPCIE_LC_DEBUG_CNTL_BASE_IDX 1 544#define regSMU_INT_PIN_SHARING_PORT_INDICATOR_TWO 0x2013a 545#define regSMU_INT_PIN_SHARING_PORT_INDICATOR_TWO_BASE_IDX 1 546#define regPCIE_LC_DESKEW_CNTL 0x20150 547#define regPCIE_LC_DESKEW_CNTL_BASE_IDX 1 548#define regPCIE_TX_LAST_TLP0 0x20180 549#define regPCIE_TX_LAST_TLP0_BASE_IDX 1 550#define regPCIE_TX_LAST_TLP1 0x20181 551#define regPCIE_TX_LAST_TLP1_BASE_IDX 1 552#define regPCIE_TX_LAST_TLP2 0x20182 553#define regPCIE_TX_LAST_TLP2_BASE_IDX 1 554#define regPCIE_TX_LAST_TLP3 0x20183 555#define regPCIE_TX_LAST_TLP3_BASE_IDX 1 556#define regPCIE_TX_TRACKING_ADDR_LO 0x20184 557#define regPCIE_TX_TRACKING_ADDR_LO_BASE_IDX 1 558#define regPCIE_TX_TRACKING_ADDR_HI 0x20185 559#define regPCIE_TX_TRACKING_ADDR_HI_BASE_IDX 1 560#define regPCIE_TX_TRACKING_CTRL_STATUS 0x20186 561#define regPCIE_TX_TRACKING_CTRL_STATUS_BASE_IDX 1 562#define regPCIE_TX_CTRL_4 0x2018b 563#define regPCIE_TX_CTRL_4_BASE_IDX 1 564#define regPCIE_TX_STATUS 0x20194 565#define regPCIE_TX_STATUS_BASE_IDX 1 566#define regPCIE_TX_F0_ATTR_CNTL 0x2019c 567#define regPCIE_TX_F0_ATTR_CNTL_BASE_IDX 1 568#define regPCIE_TX_SWUS_ATTR_CNTL 0x2019d 569#define regPCIE_TX_SWUS_ATTR_CNTL_BASE_IDX 1 570#define regPCIE_BW_BY_UNITID 0x201c0 571#define regPCIE_BW_BY_UNITID_BASE_IDX 1 572#define regPCIE_MST_CTRL_1 0x201c4 573#define regPCIE_MST_CTRL_1_BASE_IDX 1 574#define regPCIE_HIP_REG0 0x201e0 575#define regPCIE_HIP_REG0_BASE_IDX 1 576#define regPCIE_HIP_REG1 0x201e1 577#define regPCIE_HIP_REG1_BASE_IDX 1 578#define regPCIE_HIP_REG2 0x201e2 579#define regPCIE_HIP_REG2_BASE_IDX 1 580#define regPCIE_HIP_REG3 0x201e3 581#define regPCIE_HIP_REG3_BASE_IDX 1 582#define regPCIE_HIP_REG4 0x201e4 583#define regPCIE_HIP_REG4_BASE_IDX 1 584#define regPCIE_HIP_REG5 0x201e5 585#define regPCIE_HIP_REG5_BASE_IDX 1 586#define regPCIE_HIP_REG6 0x201e6 587#define regPCIE_HIP_REG6_BASE_IDX 1 588#define regPCIE_HIP_REG7 0x201e7 589#define regPCIE_HIP_REG7_BASE_IDX 1 590#define regPCIE_HIP_REG8 0x201e8 591#define regPCIE_HIP_REG8_BASE_IDX 1 592#define regPCIE_PERF_CNTL_TXCLK7 0x20222 593#define regPCIE_PERF_CNTL_TXCLK7_BASE_IDX 1 594#define regPCIE_PERF_COUNT0_TXCLK7 0x20223 595#define regPCIE_PERF_COUNT0_TXCLK7_BASE_IDX 1 596#define regPCIE_PERF_COUNT1_TXCLK7 0x20224 597#define regPCIE_PERF_COUNT1_TXCLK7_BASE_IDX 1 598#define regPCIE_PERF_CNTL_TXCLK8 0x20225 599#define regPCIE_PERF_CNTL_TXCLK8_BASE_IDX 1 600#define regPCIE_PERF_COUNT0_TXCLK8 0x20226 601#define regPCIE_PERF_COUNT0_TXCLK8_BASE_IDX 1 602#define regPCIE_PERF_COUNT1_TXCLK8 0x20227 603#define regPCIE_PERF_COUNT1_TXCLK8_BASE_IDX 1 604#define regPCIE_PERF_CNTL_TXCLK9 0x20228 605#define regPCIE_PERF_CNTL_TXCLK9_BASE_IDX 1 606#define regPCIE_PERF_COUNT0_TXCLK9 0x20229 607#define regPCIE_PERF_COUNT0_TXCLK9_BASE_IDX 1 608#define regPCIE_PERF_COUNT1_TXCLK9 0x2022a 609#define regPCIE_PERF_COUNT1_TXCLK9_BASE_IDX 1 610#define regPCIE_PERF_CNTL_TXCLK10 0x2022b 611#define regPCIE_PERF_CNTL_TXCLK10_BASE_IDX 1 612#define regPCIE_PERF_COUNT0_TXCLK10 0x2022c 613#define regPCIE_PERF_COUNT0_TXCLK10_BASE_IDX 1 614#define regPCIE_PERF_COUNT1_TXCLK10 0x2022d 615#define regPCIE_PERF_COUNT1_TXCLK10_BASE_IDX 1 616#define regPCIE_LANE_ERROR_COUNTERS_0 0x2025e 617#define regPCIE_LANE_ERROR_COUNTERS_0_BASE_IDX 1 618#define regPCIE_LANE_ERROR_COUNTERS_1 0x2025f 619#define regPCIE_LANE_ERROR_COUNTERS_1_BASE_IDX 1 620#define regPCIE_LANE_ERROR_COUNTERS_2 0x20260 621#define regPCIE_LANE_ERROR_COUNTERS_2_BASE_IDX 1 622#define regPCIE_LANE_ERROR_COUNTERS_3 0x20261 623#define regPCIE_LANE_ERROR_COUNTERS_3_BASE_IDX 1 624#define regSMU_PCIE_FENCED1_REG 0x20ffe 625#define regSMU_PCIE_FENCED1_REG_BASE_IDX 1 626#define regSMU_PCIE_FENCED2_REG 0x20fff 627#define regSMU_PCIE_FENCED2_REG_BASE_IDX 1 628 629 630#endif 631