1// Copyright 2018 The Fuchsia Authors. All rights reserved.
2// Use of this source code is governed by a BSD-style license that can be
3// found in the LICENSE file.
4
5#pragma once
6
7// HDMI DWC
8#define HDMITX_DWC_DESIGN_ID                            (DWC_OFFSET_MASK + 0x0000)
9#define HDMITX_DWC_REVISION_ID                          (DWC_OFFSET_MASK + 0x0001)
10#define HDMITX_DWC_PRODUCT_ID0                          (DWC_OFFSET_MASK + 0x0002)
11#define HDMITX_DWC_PRODUCT_ID1                          (DWC_OFFSET_MASK + 0x0003)
12#define HDMITX_DWC_CONFIG0_ID                           (DWC_OFFSET_MASK + 0x0004)
13#define HDMITX_DWC_CONFIG1_ID                           (DWC_OFFSET_MASK + 0x0005)
14#define HDMITX_DWC_CONFIG2_ID                           (DWC_OFFSET_MASK + 0x0006)
15#define HDMITX_DWC_CONFIG3_ID                           (DWC_OFFSET_MASK + 0x0007)
16#define HDMITX_DWC_IH_FC_STAT0                          (DWC_OFFSET_MASK + 0x0100)
17#define HDMITX_DWC_IH_FC_STAT1                          (DWC_OFFSET_MASK + 0x0101)
18#define HDMITX_DWC_IH_FC_STAT2                          (DWC_OFFSET_MASK + 0x0102)
19#define HDMITX_DWC_IH_AS_STAT0                          (DWC_OFFSET_MASK + 0x0103)
20#define HDMITX_DWC_IH_PHY_STAT0                         (DWC_OFFSET_MASK + 0x0104)
21#define HDMITX_DWC_IH_I2CM_STAT0                        (DWC_OFFSET_MASK + 0x0105)
22#define HDMITX_DWC_IH_CEC_STAT0                         (DWC_OFFSET_MASK + 0x0106)
23#define HDMITX_DWC_IH_VP_STAT0                          (DWC_OFFSET_MASK + 0x0107)
24#define HDMITX_DWC_IH_I2CMPHY_STAT0                     (DWC_OFFSET_MASK + 0x0108)
25#define HDMITX_DWC_IH_DECODE                            (DWC_OFFSET_MASK + 0x0170)
26#define HDMITX_DWC_IH_MUTE_FC_STAT0                     (DWC_OFFSET_MASK + 0x0180)
27#define HDMITX_DWC_IH_MUTE_FC_STAT1                     (DWC_OFFSET_MASK + 0x0181)
28#define HDMITX_DWC_IH_MUTE_FC_STAT2                     (DWC_OFFSET_MASK + 0x0182)
29#define HDMITX_DWC_IH_MUTE_AS_STAT0                     (DWC_OFFSET_MASK + 0x0183)
30#define HDMITX_DWC_IH_MUTE_PHY_STAT0                    (DWC_OFFSET_MASK + 0x0184)
31#define HDMITX_DWC_IH_MUTE_I2CM_STAT0                   (DWC_OFFSET_MASK + 0x0185)
32#define HDMITX_DWC_IH_MUTE_CEC_STAT0                    (DWC_OFFSET_MASK + 0x0186)
33#define HDMITX_DWC_IH_MUTE_VP_STAT0                     (DWC_OFFSET_MASK + 0x0187)
34#define HDMITX_DWC_IH_MUTE_I2CMPHY_STAT0                (DWC_OFFSET_MASK + 0x0188)
35#define HDMITX_DWC_IH_MUTE                              (DWC_OFFSET_MASK + 0x01FF)
36
37#define HDMITX_DWC_TX_INVID0                            (DWC_OFFSET_MASK + 0x0200)
38 #define TX_INVID0_DE_GEN_ENB                       (0x01 << 7)
39 #define TX_INVID0_VM_RGB444_8B                     (0x01 << 0)
40 #define TX_INVID0_VM_RGB444_10B                    (0x03 << 0)
41 #define TX_INVID0_VM_RGB444_12B                    (0x05 << 0)
42 #define TX_INVID0_VM_RGB444_16B                    (0x07 << 0)
43 #define TX_INVID0_VM_YCBCR444_8B                   (0x09 << 0)
44 #define TX_INVID0_VM_YCBCR444_10B                  (0x0B << 0)
45 #define TX_INVID0_VM_YCBCR444_12B                  (0x0D << 0)
46 #define TX_INVID0_VM_YCBCR444_16B                  (0x0F << 0)
47
48#define HDMITX_DWC_TX_INSTUFFING                        (DWC_OFFSET_MASK + 0x0201)
49#define HDMITX_DWC_TX_GYDATA0                           (DWC_OFFSET_MASK + 0x0202)
50#define HDMITX_DWC_TX_GYDATA1                           (DWC_OFFSET_MASK + 0x0203)
51#define HDMITX_DWC_TX_RCRDATA0                          (DWC_OFFSET_MASK + 0x0204)
52#define HDMITX_DWC_TX_RCRDATA1                          (DWC_OFFSET_MASK + 0x0205)
53#define HDMITX_DWC_TX_BCBDATA0                          (DWC_OFFSET_MASK + 0x0206)
54#define HDMITX_DWC_TX_BCBDATA1                          (DWC_OFFSET_MASK + 0x0207)
55#define HDMITX_DWC_VP_STATUS                            (DWC_OFFSET_MASK + 0x0800)
56#define HDMITX_DWC_VP_PR_CD                             (DWC_OFFSET_MASK + 0x0801)
57#define HDMITX_DWC_VP_STUFF                             (DWC_OFFSET_MASK + 0x0802)
58#define HDMITX_DWC_VP_REMAP                             (DWC_OFFSET_MASK + 0x0803)
59
60#define HDMITX_DWC_VP_CONF                              (DWC_OFFSET_MASK + 0x0804)
61 #define VP_CONF_BYPASS_EN                          (1 << 6)
62 #define VP_CONF_BYPASS_SEL_VP                      (1 << 2)
63 #define VP_CONF_OUTSELECTOR                        (2 << 0)
64#define HDMITX_DWC_VP_MASK                              (DWC_OFFSET_MASK + 0x0807)
65
66#define HDMITX_DWC_FC_INVIDCONF                         (DWC_OFFSET_MASK + 0x1000)
67 #define FC_INVIDCONF_HDCP_KEEPOUT                  (1 << 7)
68 #define FC_INVIDCONF_VSYNC_POL(x)                  (1 << 6)
69 #define FC_INVIDCONF_HSYNC_POL(x)                  (1 << 5)
70 #define FC_INVIDCONF_DE_POL_H                      (1 << 4)
71 #define FC_INVIDCONF_DVI_HDMI_MODE                 (1 << 3)
72 #define FC_INVIDCONF_VBLANK_OSC                    (1 << 1)
73 #define FC_INVIDCONF_IN_VID_INTERLACED             (1 << 0)
74
75#define HDMITX_DWC_FC_INHACTV0                          (DWC_OFFSET_MASK + 0x1001)
76#define HDMITX_DWC_FC_INHACTV1                          (DWC_OFFSET_MASK + 0x1002)
77#define HDMITX_DWC_FC_INHBLANK0                         (DWC_OFFSET_MASK + 0x1003)
78#define HDMITX_DWC_FC_INHBLANK1                         (DWC_OFFSET_MASK + 0x1004)
79#define HDMITX_DWC_FC_INVACTV0                          (DWC_OFFSET_MASK + 0x1005)
80#define HDMITX_DWC_FC_INVACTV1                          (DWC_OFFSET_MASK + 0x1006)
81#define HDMITX_DWC_FC_INVBLANK                          (DWC_OFFSET_MASK + 0x1007)
82#define HDMITX_DWC_FC_HSYNCINDELAY0                     (DWC_OFFSET_MASK + 0x1008)
83#define HDMITX_DWC_FC_HSYNCINDELAY1                     (DWC_OFFSET_MASK + 0x1009)
84#define HDMITX_DWC_FC_HSYNCINWIDTH0                     (DWC_OFFSET_MASK + 0x100A)
85#define HDMITX_DWC_FC_HSYNCINWIDTH1                     (DWC_OFFSET_MASK + 0x100B)
86#define HDMITX_DWC_FC_VSYNCINDELAY                      (DWC_OFFSET_MASK + 0x100C)
87#define HDMITX_DWC_FC_VSYNCINWIDTH                      (DWC_OFFSET_MASK + 0x100D)
88#define HDMITX_DWC_FC_INFREQ0                           (DWC_OFFSET_MASK + 0x100E)
89#define HDMITX_DWC_FC_INFREQ1                           (DWC_OFFSET_MASK + 0x100F)
90#define HDMITX_DWC_FC_INFREQ2                           (DWC_OFFSET_MASK + 0x1010)
91#define HDMITX_DWC_FC_CTRLDUR                           (DWC_OFFSET_MASK + 0x1011)
92#define HDMITX_DWC_FC_EXCTRLDUR                         (DWC_OFFSET_MASK + 0x1012)
93#define HDMITX_DWC_FC_EXCTRLSPAC                        (DWC_OFFSET_MASK + 0x1013)
94#define HDMITX_DWC_FC_CH0PREAM                          (DWC_OFFSET_MASK + 0x1014)
95#define HDMITX_DWC_FC_CH1PREAM                          (DWC_OFFSET_MASK + 0x1015)
96#define HDMITX_DWC_FC_CH2PREAM                          (DWC_OFFSET_MASK + 0x1016)
97#define HDMITX_DWC_FC_AVICONF3                          (DWC_OFFSET_MASK + 0x1017)
98#define HDMITX_DWC_FC_GCP                               (DWC_OFFSET_MASK + 0x1018)
99
100#define HDMITX_DWC_FC_AVICONF0                          (DWC_OFFSET_MASK + 0x1019)
101 #define FC_AVICONF0_A0                         (1 << 6)
102 #define FC_AVICONF0_RGB                        (0 << 0)
103 #define FC_AVICONF0_444                        (2 << 0)
104
105#define HDMITX_DWC_FC_AVICONF1                          (DWC_OFFSET_MASK + 0x101A)
106 #define FC_AVICONF1_C1C0(x)                    (x << 6)
107 #define FC_AVICONF1_M1M0(x)                    (x << 4)
108 #define FC_AVICONF1_R3R0                       (0x8 << 0)
109
110
111#define HDMITX_DWC_FC_AVICONF2                          (DWC_OFFSET_MASK + 0x101B)
112#define HDMITX_DWC_FC_AVIVID                            (DWC_OFFSET_MASK + 0x101C)
113#define HDMITX_DWC_FC_AVIETB0                           (DWC_OFFSET_MASK + 0x101D)
114#define HDMITX_DWC_FC_AVIETB1                           (DWC_OFFSET_MASK + 0x101E)
115#define HDMITX_DWC_FC_AVISBB0                           (DWC_OFFSET_MASK + 0x101F)
116#define HDMITX_DWC_FC_AVISBB1                           (DWC_OFFSET_MASK + 0x1020)
117#define HDMITX_DWC_FC_AVIELB0                           (DWC_OFFSET_MASK + 0x1021)
118#define HDMITX_DWC_FC_AVIELB1                           (DWC_OFFSET_MASK + 0x1022)
119#define HDMITX_DWC_FC_AVISRB0                           (DWC_OFFSET_MASK + 0x1023)
120#define HDMITX_DWC_FC_AVISRB1                           (DWC_OFFSET_MASK + 0x1024)
121#define HDMITX_DWC_FC_AUDICONF0                         (DWC_OFFSET_MASK + 0x1025)
122#define HDMITX_DWC_FC_AUDICONF1                         (DWC_OFFSET_MASK + 0x1026)
123#define HDMITX_DWC_FC_AUDICONF2                         (DWC_OFFSET_MASK + 0x1027)
124#define HDMITX_DWC_FC_AUDICONF3                         (DWC_OFFSET_MASK + 0x1028)
125#define HDMITX_DWC_FC_VSDIEEEID0                        (DWC_OFFSET_MASK + 0x1029)
126#define HDMITX_DWC_FC_VSDSIZE                           (DWC_OFFSET_MASK + 0x102A)
127#define HDMITX_DWC_FC_VSDIEEEID1                        (DWC_OFFSET_MASK + 0x1030)
128#define HDMITX_DWC_FC_VSDIEEEID2                        (DWC_OFFSET_MASK + 0x1031)
129#define HDMITX_DWC_FC_VSDPAYLOAD0                       (DWC_OFFSET_MASK + 0x1032)
130#define HDMITX_DWC_FC_VSDPAYLOAD1                       (DWC_OFFSET_MASK + 0x1033)
131#define HDMITX_DWC_FC_VSDPAYLOAD2                       (DWC_OFFSET_MASK + 0x1034)
132#define HDMITX_DWC_FC_VSDPAYLOAD3                       (DWC_OFFSET_MASK + 0x1035)
133#define HDMITX_DWC_FC_VSDPAYLOAD4                       (DWC_OFFSET_MASK + 0x1036)
134#define HDMITX_DWC_FC_VSDPAYLOAD5                       (DWC_OFFSET_MASK + 0x1037)
135#define HDMITX_DWC_FC_VSDPAYLOAD6                       (DWC_OFFSET_MASK + 0x1038)
136#define HDMITX_DWC_FC_VSDPAYLOAD7                       (DWC_OFFSET_MASK + 0x1039)
137#define HDMITX_DWC_FC_VSDPAYLOAD8                       (DWC_OFFSET_MASK + 0x103A)
138#define HDMITX_DWC_FC_VSDPAYLOAD9                       (DWC_OFFSET_MASK + 0x103B)
139#define HDMITX_DWC_FC_VSDPAYLOAD10                      (DWC_OFFSET_MASK + 0x103C)
140#define HDMITX_DWC_FC_VSDPAYLOAD11                      (DWC_OFFSET_MASK + 0x103D)
141#define HDMITX_DWC_FC_VSDPAYLOAD12                      (DWC_OFFSET_MASK + 0x103E)
142#define HDMITX_DWC_FC_VSDPAYLOAD13                      (DWC_OFFSET_MASK + 0x103F)
143#define HDMITX_DWC_FC_VSDPAYLOAD14                      (DWC_OFFSET_MASK + 0x1040)
144#define HDMITX_DWC_FC_VSDPAYLOAD15                      (DWC_OFFSET_MASK + 0x1041)
145#define HDMITX_DWC_FC_VSDPAYLOAD16                      (DWC_OFFSET_MASK + 0x1042)
146#define HDMITX_DWC_FC_VSDPAYLOAD17                      (DWC_OFFSET_MASK + 0x1043)
147#define HDMITX_DWC_FC_VSDPAYLOAD18                      (DWC_OFFSET_MASK + 0x1044)
148#define HDMITX_DWC_FC_VSDPAYLOAD19                      (DWC_OFFSET_MASK + 0x1045)
149#define HDMITX_DWC_FC_VSDPAYLOAD20                      (DWC_OFFSET_MASK + 0x1046)
150#define HDMITX_DWC_FC_VSDPAYLOAD21                      (DWC_OFFSET_MASK + 0x1047)
151#define HDMITX_DWC_FC_VSDPAYLOAD22                      (DWC_OFFSET_MASK + 0x1048)
152#define HDMITX_DWC_FC_VSDPAYLOAD23                      (DWC_OFFSET_MASK + 0x1049)
153#define HDMITX_DWC_FC_SPDVENDORNAME0                    (DWC_OFFSET_MASK + 0x104A)
154#define HDMITX_DWC_FC_SPDVENDORNAME1                    (DWC_OFFSET_MASK + 0x104B)
155#define HDMITX_DWC_FC_SPDVENDORNAME2                    (DWC_OFFSET_MASK + 0x104C)
156#define HDMITX_DWC_FC_SPDVENDORNAME3                    (DWC_OFFSET_MASK + 0x104D)
157#define HDMITX_DWC_FC_SPDVENDORNAME4                    (DWC_OFFSET_MASK + 0x104E)
158#define HDMITX_DWC_FC_SPDVENDORNAME5                    (DWC_OFFSET_MASK + 0x104F)
159#define HDMITX_DWC_FC_SPDVENDORNAME6                    (DWC_OFFSET_MASK + 0x1050)
160#define HDMITX_DWC_FC_SPDVENDORNAME7                    (DWC_OFFSET_MASK + 0x1051)
161#define HDMITX_DWC_FC_SDPPRODUCTNAME0                   (DWC_OFFSET_MASK + 0x1052)
162#define HDMITX_DWC_FC_SDPPRODUCTNAME1                   (DWC_OFFSET_MASK + 0x1053)
163#define HDMITX_DWC_FC_SDPPRODUCTNAME2                   (DWC_OFFSET_MASK + 0x1054)
164#define HDMITX_DWC_FC_SDPPRODUCTNAME3                   (DWC_OFFSET_MASK + 0x1055)
165#define HDMITX_DWC_FC_SDPPRODUCTNAME4                   (DWC_OFFSET_MASK + 0x1056)
166#define HDMITX_DWC_FC_SDPPRODUCTNAME5                   (DWC_OFFSET_MASK + 0x1057)
167#define HDMITX_DWC_FC_SDPPRODUCTNAME6                   (DWC_OFFSET_MASK + 0x1058)
168#define HDMITX_DWC_FC_SDPPRODUCTNAME7                   (DWC_OFFSET_MASK + 0x1059)
169#define HDMITX_DWC_FC_SDPPRODUCTNAME8                   (DWC_OFFSET_MASK + 0x105A)
170#define HDMITX_DWC_FC_SDPPRODUCTNAME9                   (DWC_OFFSET_MASK + 0x105B)
171#define HDMITX_DWC_FC_SDPPRODUCTNAME10                  (DWC_OFFSET_MASK + 0x105C)
172#define HDMITX_DWC_FC_SDPPRODUCTNAME11                  (DWC_OFFSET_MASK + 0x105D)
173#define HDMITX_DWC_FC_SDPPRODUCTNAME12                  (DWC_OFFSET_MASK + 0x105E)
174#define HDMITX_DWC_FC_SDPPRODUCTNAME13                  (DWC_OFFSET_MASK + 0x105F)
175#define HDMITX_DWC_FC_SDPPRODUCTNAME14                  (DWC_OFFSET_MASK + 0x1060)
176#define HDMITX_DWC_FC_SPDPRODUCTNAME15                  (DWC_OFFSET_MASK + 0x1061)
177#define HDMITX_DWC_FC_SPDDEVICEINF                      (DWC_OFFSET_MASK + 0x1062)
178#define HDMITX_DWC_FC_AUDSCONF                          (DWC_OFFSET_MASK + 0x1063)
179#define HDMITX_DWC_FC_AUDSSTAT                          (DWC_OFFSET_MASK + 0x1064)
180#define HDMITX_DWC_FC_AUDSV                             (DWC_OFFSET_MASK + 0x1065)
181#define HDMITX_DWC_FC_AUDSU                             (DWC_OFFSET_MASK + 0x1066)
182#define HDMITX_DWC_FC_AUDSCHNLS0                        (DWC_OFFSET_MASK + 0x1067)
183#define HDMITX_DWC_FC_AUDSCHNLS1                        (DWC_OFFSET_MASK + 0x1068)
184#define HDMITX_DWC_FC_AUDSCHNLS2                        (DWC_OFFSET_MASK + 0x1069)
185#define HDMITX_DWC_FC_AUDSCHNLS3                        (DWC_OFFSET_MASK + 0x106A)
186#define HDMITX_DWC_FC_AUDSCHNLS4                        (DWC_OFFSET_MASK + 0x106B)
187#define HDMITX_DWC_FC_AUDSCHNLS5                        (DWC_OFFSET_MASK + 0x106C)
188#define HDMITX_DWC_FC_AUDSCHNLS6                        (DWC_OFFSET_MASK + 0x106D)
189#define HDMITX_DWC_FC_AUDSCHNLS7                        (DWC_OFFSET_MASK + 0x106E)
190#define HDMITX_DWC_FC_AUDSCHNLS8                        (DWC_OFFSET_MASK + 0x106F)
191#define HDMITX_DWC_FC_DATACH0FILL                       (DWC_OFFSET_MASK + 0x1070)
192#define HDMITX_DWC_FC_DATACH1FILL                       (DWC_OFFSET_MASK + 0x1071)
193#define HDMITX_DWC_FC_DATACH2FILL                       (DWC_OFFSET_MASK + 0x1072)
194#define HDMITX_DWC_FC_CTRLQHIGH                         (DWC_OFFSET_MASK + 0x1073)
195#define HDMITX_DWC_FC_CTRLQLOW                          (DWC_OFFSET_MASK + 0x1074)
196#define HDMITX_DWC_FC_ACP0                              (DWC_OFFSET_MASK + 0x1075)
197#define HDMITX_DWC_FC_ACP16                             (DWC_OFFSET_MASK + 0x1082)
198#define HDMITX_DWC_FC_ACP15                             (DWC_OFFSET_MASK + 0x1083)
199#define HDMITX_DWC_FC_ACP14                             (DWC_OFFSET_MASK + 0x1084)
200#define HDMITX_DWC_FC_ACP13                             (DWC_OFFSET_MASK + 0x1085)
201#define HDMITX_DWC_FC_ACP12                             (DWC_OFFSET_MASK + 0x1086)
202#define HDMITX_DWC_FC_ACP11                             (DWC_OFFSET_MASK + 0x1087)
203#define HDMITX_DWC_FC_ACP10                             (DWC_OFFSET_MASK + 0x1088)
204#define HDMITX_DWC_FC_ACP9                              (DWC_OFFSET_MASK + 0x1089)
205#define HDMITX_DWC_FC_ACP8                              (DWC_OFFSET_MASK + 0x108A)
206#define HDMITX_DWC_FC_ACP7                              (DWC_OFFSET_MASK + 0x108B)
207#define HDMITX_DWC_FC_ACP6                              (DWC_OFFSET_MASK + 0x108C)
208#define HDMITX_DWC_FC_ACP5                              (DWC_OFFSET_MASK + 0x108D)
209#define HDMITX_DWC_FC_ACP4                              (DWC_OFFSET_MASK + 0x108E)
210#define HDMITX_DWC_FC_ACP3                              (DWC_OFFSET_MASK + 0x108F)
211#define HDMITX_DWC_FC_ACP2                              (DWC_OFFSET_MASK + 0x1090)
212#define HDMITX_DWC_FC_ACP1                              (DWC_OFFSET_MASK + 0x1091)
213#define HDMITX_DWC_FC_ISCR1_0                           (DWC_OFFSET_MASK + 0x1092)
214#define HDMITX_DWC_FC_ISCR1_16                          (DWC_OFFSET_MASK + 0x1093)
215#define HDMITX_DWC_FC_ISCR1_15                          (DWC_OFFSET_MASK + 0x1094)
216#define HDMITX_DWC_FC_ISCR1_14                          (DWC_OFFSET_MASK + 0x1095)
217#define HDMITX_DWC_FC_ISCR1_13                          (DWC_OFFSET_MASK + 0x1096)
218#define HDMITX_DWC_FC_ISCR1_12                          (DWC_OFFSET_MASK + 0x1097)
219#define HDMITX_DWC_FC_ISCR1_11                          (DWC_OFFSET_MASK + 0x1098)
220#define HDMITX_DWC_FC_ISCR1_10                          (DWC_OFFSET_MASK + 0x1099)
221#define HDMITX_DWC_FC_ISCR1_9                           (DWC_OFFSET_MASK + 0x109A)
222#define HDMITX_DWC_FC_ISCR1_8                           (DWC_OFFSET_MASK + 0x109B)
223#define HDMITX_DWC_FC_ISCR1_7                           (DWC_OFFSET_MASK + 0x109C)
224#define HDMITX_DWC_FC_ISCR1_6                           (DWC_OFFSET_MASK + 0x109D)
225#define HDMITX_DWC_FC_ISCR1_5                           (DWC_OFFSET_MASK + 0x109E)
226#define HDMITX_DWC_FC_ISCR1_4                           (DWC_OFFSET_MASK + 0x109F)
227#define HDMITX_DWC_FC_ISCR1_3                           (DWC_OFFSET_MASK + 0x10A0)
228#define HDMITX_DWC_FC_ISCR1_2                           (DWC_OFFSET_MASK + 0x10A1)
229#define HDMITX_DWC_FC_ISCR1_1                           (DWC_OFFSET_MASK + 0x10A2)
230#define HDMITX_DWC_FC_ISCR0_15                          (DWC_OFFSET_MASK + 0x10A3)
231#define HDMITX_DWC_FC_ISCR0_14                          (DWC_OFFSET_MASK + 0x10A4)
232#define HDMITX_DWC_FC_ISCR0_13                          (DWC_OFFSET_MASK + 0x10A5)
233#define HDMITX_DWC_FC_ISCR0_12                          (DWC_OFFSET_MASK + 0x10A6)
234#define HDMITX_DWC_FC_ISCR0_11                          (DWC_OFFSET_MASK + 0x10A7)
235#define HDMITX_DWC_FC_ISCR0_10                          (DWC_OFFSET_MASK + 0x10A8)
236#define HDMITX_DWC_FC_ISCR0_9                           (DWC_OFFSET_MASK + 0x10A9)
237#define HDMITX_DWC_FC_ISCR0_8                           (DWC_OFFSET_MASK + 0x10AA)
238#define HDMITX_DWC_FC_ISCR0_7                           (DWC_OFFSET_MASK + 0x10AB)
239#define HDMITX_DWC_FC_ISCR0_6                           (DWC_OFFSET_MASK + 0x10AC)
240#define HDMITX_DWC_FC_ISCR0_5                           (DWC_OFFSET_MASK + 0x10AD)
241#define HDMITX_DWC_FC_ISCR0_4                           (DWC_OFFSET_MASK + 0x10AE)
242#define HDMITX_DWC_FC_ISCR0_3                           (DWC_OFFSET_MASK + 0x10AF)
243#define HDMITX_DWC_FC_ISCR0_2                           (DWC_OFFSET_MASK + 0x10B0)
244#define HDMITX_DWC_FC_ISCR0_1                           (DWC_OFFSET_MASK + 0x10B1)
245#define HDMITX_DWC_FC_ISCR0_0                           (DWC_OFFSET_MASK + 0x10B2)
246#define HDMITX_DWC_FC_DATAUTO0                          (DWC_OFFSET_MASK + 0x10B3)
247#define HDMITX_DWC_FC_DATAUTO1                          (DWC_OFFSET_MASK + 0x10B4)
248#define HDMITX_DWC_FC_DATAUTO2                          (DWC_OFFSET_MASK + 0x10B5)
249#define HDMITX_DWC_FC_DATMAN                            (DWC_OFFSET_MASK + 0x10B6)
250#define HDMITX_DWC_FC_DATAUTO3                          (DWC_OFFSET_MASK + 0x10B7)
251#define HDMITX_DWC_FC_RDRB0                             (DWC_OFFSET_MASK + 0x10B8)
252#define HDMITX_DWC_FC_RDRB1                             (DWC_OFFSET_MASK + 0x10B9)
253#define HDMITX_DWC_FC_RDRB2                             (DWC_OFFSET_MASK + 0x10BA)
254#define HDMITX_DWC_FC_RDRB3                             (DWC_OFFSET_MASK + 0x10BB)
255#define HDMITX_DWC_FC_RDRB4                             (DWC_OFFSET_MASK + 0x10BC)
256#define HDMITX_DWC_FC_RDRB5                             (DWC_OFFSET_MASK + 0x10BD)
257#define HDMITX_DWC_FC_RDRB6                             (DWC_OFFSET_MASK + 0x10BE)
258#define HDMITX_DWC_FC_RDRB7                             (DWC_OFFSET_MASK + 0x10BF)
259#define HDMITX_DWC_FC_RDRB8                             (DWC_OFFSET_MASK + 0x10C0)
260#define HDMITX_DWC_FC_RDRB9                             (DWC_OFFSET_MASK + 0x10C1)
261#define HDMITX_DWC_FC_RDRB10                            (DWC_OFFSET_MASK + 0x10C2)
262#define HDMITX_DWC_FC_RDRB11                            (DWC_OFFSET_MASK + 0x10C3)
263#define HDMITX_DWC_FC_MASK0                             (DWC_OFFSET_MASK + 0x10D2)
264#define HDMITX_DWC_FC_MASK1                             (DWC_OFFSET_MASK + 0x10D6)
265#define HDMITX_DWC_FC_MASK2                             (DWC_OFFSET_MASK + 0x10DA)
266#define HDMITX_DWC_FC_PRCONF                            (DWC_OFFSET_MASK + 0x10E0)
267#define HDMITX_DWC_FC_SCRAMBLER_CTRL                    (DWC_OFFSET_MASK + 0x10E1)
268#define HDMITX_DWC_FC_MULTISTREAM_CTRL                  (DWC_OFFSET_MASK + 0x10E2)
269#define HDMITX_DWC_FC_PACKET_TX_EN                      (DWC_OFFSET_MASK + 0x10E3)
270#define HDMITX_DWC_FC_ACTSPC_HDLR_CFG                   (DWC_OFFSET_MASK + 0x10E8)
271#define HDMITX_DWC_FC_INVACT_2D_0                       (DWC_OFFSET_MASK + 0x10E9)
272#define HDMITX_DWC_FC_INVACT_2D_1                       (DWC_OFFSET_MASK + 0x10EA)
273#define HDMITX_DWC_FC_GMD_STAT                          (DWC_OFFSET_MASK + 0x1100)
274#define HDMITX_DWC_FC_GMD_EN                            (DWC_OFFSET_MASK + 0x1101)
275#define HDMITX_DWC_FC_GMD_UP                            (DWC_OFFSET_MASK + 0x1102)
276#define HDMITX_DWC_FC_GMD_CONF                          (DWC_OFFSET_MASK + 0x1103)
277#define HDMITX_DWC_FC_GMD_HB                            (DWC_OFFSET_MASK + 0x1104)
278#define HDMITX_DWC_FC_GMD_PB0                           (DWC_OFFSET_MASK + 0x1105)
279#define HDMITX_DWC_FC_GMD_PB1                           (DWC_OFFSET_MASK + 0x1106)
280#define HDMITX_DWC_FC_GMD_PB2                           (DWC_OFFSET_MASK + 0x1107)
281#define HDMITX_DWC_FC_GMD_PB3                           (DWC_OFFSET_MASK + 0x1108)
282#define HDMITX_DWC_FC_GMD_PB4                           (DWC_OFFSET_MASK + 0x1109)
283#define HDMITX_DWC_FC_GMD_PB5                           (DWC_OFFSET_MASK + 0x110A)
284#define HDMITX_DWC_FC_GMD_PB6                           (DWC_OFFSET_MASK + 0x110B)
285#define HDMITX_DWC_FC_GMD_PB7                           (DWC_OFFSET_MASK + 0x110C)
286#define HDMITX_DWC_FC_GMD_PB8                           (DWC_OFFSET_MASK + 0x110D)
287#define HDMITX_DWC_FC_GMD_PB9                           (DWC_OFFSET_MASK + 0x110E)
288#define HDMITX_DWC_FC_GMD_PB10                          (DWC_OFFSET_MASK + 0x110F)
289#define HDMITX_DWC_FC_GMD_PB11                          (DWC_OFFSET_MASK + 0x1110)
290#define HDMITX_DWC_FC_GMD_PB12                          (DWC_OFFSET_MASK + 0x1111)
291#define HDMITX_DWC_FC_GMD_PB13                          (DWC_OFFSET_MASK + 0x1112)
292#define HDMITX_DWC_FC_GMD_PB14                          (DWC_OFFSET_MASK + 0x1113)
293#define HDMITX_DWC_FC_GMD_PB15                          (DWC_OFFSET_MASK + 0x1114)
294#define HDMITX_DWC_FC_GMD_PB16                          (DWC_OFFSET_MASK + 0x1115)
295#define HDMITX_DWC_FC_GMD_PB17                          (DWC_OFFSET_MASK + 0x1116)
296#define HDMITX_DWC_FC_GMD_PB18                          (DWC_OFFSET_MASK + 0x1117)
297#define HDMITX_DWC_FC_GMD_PB19                          (DWC_OFFSET_MASK + 0x1118)
298#define HDMITX_DWC_FC_GMD_PB20                          (DWC_OFFSET_MASK + 0x1119)
299#define HDMITX_DWC_FC_GMD_PB21                          (DWC_OFFSET_MASK + 0x111A)
300#define HDMITX_DWC_FC_GMD_PB22                          (DWC_OFFSET_MASK + 0x111B)
301#define HDMITX_DWC_FC_GMD_PB23                          (DWC_OFFSET_MASK + 0x111C)
302#define HDMITX_DWC_FC_GMD_PB24                          (DWC_OFFSET_MASK + 0x111D)
303#define HDMITX_DWC_FC_GMD_PB25                          (DWC_OFFSET_MASK + 0x111E)
304#define HDMITX_DWC_FC_GMD_PB26                          (DWC_OFFSET_MASK + 0x111F)
305#define HDMITX_DWC_FC_GMD_PB27                          (DWC_OFFSET_MASK + 0x1120)
306#define HDMITX_DWC_FC_AMP_HB01                          (DWC_OFFSET_MASK + 0x1128)
307#define HDMITX_DWC_FC_AMP_HB02                          (DWC_OFFSET_MASK + 0x1129)
308#define HDMITX_DWC_FC_AMP_PB00                          (DWC_OFFSET_MASK + 0x112A)
309#define HDMITX_DWC_FC_AMP_PB01                          (DWC_OFFSET_MASK + 0x112B)
310#define HDMITX_DWC_FC_AMP_PB02                          (DWC_OFFSET_MASK + 0x112C)
311#define HDMITX_DWC_FC_AMP_PB03                          (DWC_OFFSET_MASK + 0x112D)
312#define HDMITX_DWC_FC_AMP_PB04                          (DWC_OFFSET_MASK + 0x112E)
313#define HDMITX_DWC_FC_AMP_PB05                          (DWC_OFFSET_MASK + 0x112F)
314#define HDMITX_DWC_FC_AMP_PB06                          (DWC_OFFSET_MASK + 0x1130)
315#define HDMITX_DWC_FC_AMP_PB07                          (DWC_OFFSET_MASK + 0x1131)
316#define HDMITX_DWC_FC_AMP_PB08                          (DWC_OFFSET_MASK + 0x1132)
317#define HDMITX_DWC_FC_AMP_PB09                          (DWC_OFFSET_MASK + 0x1133)
318#define HDMITX_DWC_FC_AMP_PB10                          (DWC_OFFSET_MASK + 0x1134)
319#define HDMITX_DWC_FC_AMP_PB11                          (DWC_OFFSET_MASK + 0x1135)
320#define HDMITX_DWC_FC_AMP_PB12                          (DWC_OFFSET_MASK + 0x1136)
321#define HDMITX_DWC_FC_AMP_PB13                          (DWC_OFFSET_MASK + 0x1137)
322#define HDMITX_DWC_FC_AMP_PB14                          (DWC_OFFSET_MASK + 0x1138)
323#define HDMITX_DWC_FC_AMP_PB15                          (DWC_OFFSET_MASK + 0x1139)
324#define HDMITX_DWC_FC_AMP_PB16                          (DWC_OFFSET_MASK + 0x113A)
325#define HDMITX_DWC_FC_AMP_PB17                          (DWC_OFFSET_MASK + 0x113B)
326#define HDMITX_DWC_FC_AMP_PB18                          (DWC_OFFSET_MASK + 0x113C)
327#define HDMITX_DWC_FC_AMP_PB19                          (DWC_OFFSET_MASK + 0x113D)
328#define HDMITX_DWC_FC_AMP_PB20                          (DWC_OFFSET_MASK + 0x113E)
329#define HDMITX_DWC_FC_AMP_PB21                          (DWC_OFFSET_MASK + 0x113F)
330#define HDMITX_DWC_FC_AMP_PB22                          (DWC_OFFSET_MASK + 0x1140)
331#define HDMITX_DWC_FC_AMP_PB23                          (DWC_OFFSET_MASK + 0x1141)
332#define HDMITX_DWC_FC_AMP_PB24                          (DWC_OFFSET_MASK + 0x1142)
333#define HDMITX_DWC_FC_AMP_PB25                          (DWC_OFFSET_MASK + 0x1143)
334#define HDMITX_DWC_FC_AMP_PB26                          (DWC_OFFSET_MASK + 0x1144)
335#define HDMITX_DWC_FC_AMP_PB27                          (DWC_OFFSET_MASK + 0x1145)
336#define HDMITX_DWC_FC_NVBI_HB01                         (DWC_OFFSET_MASK + 0x1148)
337#define HDMITX_DWC_FC_NVBI_HB02                         (DWC_OFFSET_MASK + 0x1149)
338#define HDMITX_DWC_FC_NVBI_PB01                         (DWC_OFFSET_MASK + 0x114A)
339#define HDMITX_DWC_FC_NVBI_PB02                         (DWC_OFFSET_MASK + 0x114B)
340#define HDMITX_DWC_FC_NVBI_PB03                         (DWC_OFFSET_MASK + 0x114C)
341#define HDMITX_DWC_FC_NVBI_PB04                         (DWC_OFFSET_MASK + 0x114D)
342#define HDMITX_DWC_FC_NVBI_PB05                         (DWC_OFFSET_MASK + 0x114E)
343#define HDMITX_DWC_FC_NVBI_PB06                         (DWC_OFFSET_MASK + 0x114F)
344#define HDMITX_DWC_FC_NVBI_PB07                         (DWC_OFFSET_MASK + 0x1150)
345#define HDMITX_DWC_FC_NVBI_PB08                         (DWC_OFFSET_MASK + 0x1151)
346#define HDMITX_DWC_FC_NVBI_PB09                         (DWC_OFFSET_MASK + 0x1152)
347#define HDMITX_DWC_FC_NVBI_PB10                         (DWC_OFFSET_MASK + 0x1153)
348#define HDMITX_DWC_FC_NVBI_PB11                         (DWC_OFFSET_MASK + 0x1154)
349#define HDMITX_DWC_FC_NVBI_PB12                         (DWC_OFFSET_MASK + 0x1155)
350#define HDMITX_DWC_FC_NVBI_PB13                         (DWC_OFFSET_MASK + 0x1156)
351#define HDMITX_DWC_FC_NVBI_PB14                         (DWC_OFFSET_MASK + 0x1157)
352#define HDMITX_DWC_FC_NVBI_PB15                         (DWC_OFFSET_MASK + 0x1158)
353#define HDMITX_DWC_FC_NVBI_PB16                         (DWC_OFFSET_MASK + 0x1159)
354#define HDMITX_DWC_FC_NVBI_PB17                         (DWC_OFFSET_MASK + 0x115A)
355#define HDMITX_DWC_FC_NVBI_PB18                         (DWC_OFFSET_MASK + 0x115B)
356#define HDMITX_DWC_FC_NVBI_PB19                         (DWC_OFFSET_MASK + 0x115C)
357#define HDMITX_DWC_FC_NVBI_PB20                         (DWC_OFFSET_MASK + 0x115D)
358#define HDMITX_DWC_FC_NVBI_PB21                         (DWC_OFFSET_MASK + 0x115E)
359#define HDMITX_DWC_FC_NVBI_PB22                         (DWC_OFFSET_MASK + 0x115F)
360#define HDMITX_DWC_FC_NVBI_PB23                         (DWC_OFFSET_MASK + 0x1160)
361#define HDMITX_DWC_FC_NVBI_PB24                         (DWC_OFFSET_MASK + 0x1161)
362#define HDMITX_DWC_FC_NVBI_PB25                         (DWC_OFFSET_MASK + 0x1162)
363#define HDMITX_DWC_FC_NVBI_PB26                         (DWC_OFFSET_MASK + 0x1163)
364#define HDMITX_DWC_FC_NVBI_PB27                         (DWC_OFFSET_MASK + 0x1164)
365#define HDMITX_DWC_FC_DBGFORCE                          (DWC_OFFSET_MASK + 0x1200)
366#define HDMITX_DWC_FC_DBGAUD0CH0                        (DWC_OFFSET_MASK + 0x1201)
367#define HDMITX_DWC_FC_DBGAUD1CH0                        (DWC_OFFSET_MASK + 0x1202)
368#define HDMITX_DWC_FC_DBGAUD2CH0                        (DWC_OFFSET_MASK + 0x1203)
369#define HDMITX_DWC_FC_DBGAUD0CH1                        (DWC_OFFSET_MASK + 0x1204)
370#define HDMITX_DWC_FC_DBGAUD1CH1                        (DWC_OFFSET_MASK + 0x1205)
371#define HDMITX_DWC_FC_DBGAUD2CH1                        (DWC_OFFSET_MASK + 0x1206)
372#define HDMITX_DWC_FC_DBGAUD0CH2                        (DWC_OFFSET_MASK + 0x1207)
373#define HDMITX_DWC_FC_DBGAUD1CH2                        (DWC_OFFSET_MASK + 0x1208)
374#define HDMITX_DWC_FC_DBGAUD2CH2                        (DWC_OFFSET_MASK + 0x1209)
375#define HDMITX_DWC_FC_DBGAUD0CH3                        (DWC_OFFSET_MASK + 0x120A)
376#define HDMITX_DWC_FC_DBGAUD1CH3                        (DWC_OFFSET_MASK + 0x120B)
377#define HDMITX_DWC_FC_DBGAUD2CH3                        (DWC_OFFSET_MASK + 0x120C)
378#define HDMITX_DWC_FC_DBGAUD0CH4                        (DWC_OFFSET_MASK + 0x120D)
379#define HDMITX_DWC_FC_DBGAUD1CH4                        (DWC_OFFSET_MASK + 0x120E)
380#define HDMITX_DWC_FC_DBGAUD2CH4                        (DWC_OFFSET_MASK + 0x120F)
381#define HDMITX_DWC_FC_DBGAUD0CH5                        (DWC_OFFSET_MASK + 0x1210)
382#define HDMITX_DWC_FC_DBGAUD1CH5                        (DWC_OFFSET_MASK + 0x1211)
383#define HDMITX_DWC_FC_DBGAUD2CH5                        (DWC_OFFSET_MASK + 0x1212)
384#define HDMITX_DWC_FC_DBGAUD0CH6                        (DWC_OFFSET_MASK + 0x1213)
385#define HDMITX_DWC_FC_DBGAUD1CH6                        (DWC_OFFSET_MASK + 0x1214)
386#define HDMITX_DWC_FC_DBGAUD2CH6                        (DWC_OFFSET_MASK + 0x1215)
387#define HDMITX_DWC_FC_DBGAUD0CH7                        (DWC_OFFSET_MASK + 0x1216)
388#define HDMITX_DWC_FC_DBGAUD1CH7                        (DWC_OFFSET_MASK + 0x1217)
389#define HDMITX_DWC_FC_DBGAUD2CH7                        (DWC_OFFSET_MASK + 0x1218)
390#define HDMITX_DWC_FC_DBGTMDS0                          (DWC_OFFSET_MASK + 0x1219)
391#define HDMITX_DWC_FC_DBGTMDS1                          (DWC_OFFSET_MASK + 0x121A)
392#define HDMITX_DWC_FC_DBGTMDS2                          (DWC_OFFSET_MASK + 0x121B)
393#define HDMITX_DWC_PHY_CONF0                            (DWC_OFFSET_MASK + 0x3000)
394#define HDMITX_DWC_PHY_TST0                             (DWC_OFFSET_MASK + 0x3001)
395#define HDMITX_DWC_PHY_TST1                             (DWC_OFFSET_MASK + 0x3002)
396#define HDMITX_DWC_PHY_TST2                             (DWC_OFFSET_MASK + 0x3003)
397#define HDMITX_DWC_PHY_STAT0                            (DWC_OFFSET_MASK + 0x3004)
398#define HDMITX_DWC_PHY_INT0                             (DWC_OFFSET_MASK + 0x3005)
399#define HDMITX_DWC_PHY_MASK0                            (DWC_OFFSET_MASK + 0x3006)
400#define HDMITX_DWC_PHY_POL0                             (DWC_OFFSET_MASK + 0x3007)
401#define HDMITX_DWC_I2CM_PHY_SLAVE                       (DWC_OFFSET_MASK + 0x3020)
402#define HDMITX_DWC_I2CM_PHY_ADDRESS                     (DWC_OFFSET_MASK + 0x3021)
403#define HDMITX_DWC_I2CM_PHY_DATAO_1                     (DWC_OFFSET_MASK + 0x3022)
404#define HDMITX_DWC_I2CM_PHY_DATAO_0                     (DWC_OFFSET_MASK + 0x3023)
405#define HDMITX_DWC_I2CM_PHY_DATAI_1                     (DWC_OFFSET_MASK + 0x3024)
406#define HDMITX_DWC_I2CM_PHY_DATAI_0                     (DWC_OFFSET_MASK + 0x3025)
407#define HDMITX_DWC_I2CM_PHY_OPERATION                   (DWC_OFFSET_MASK + 0x3026)
408#define HDMITX_DWC_I2CM_PHY_INT                         (DWC_OFFSET_MASK + 0x3027)
409#define HDMITX_DWC_I2CM_PHY_CTLINT                      (DWC_OFFSET_MASK + 0x3028)
410#define HDMITX_DWC_I2CM_PHY_DIV                         (DWC_OFFSET_MASK + 0x3029)
411#define HDMITX_DWC_I2CM_PHY_SOFTRSTZ                    (DWC_OFFSET_MASK + 0x302A)
412#define HDMITX_DWC_I2CM_PHY_SS_SCL_HCNT_1               (DWC_OFFSET_MASK + 0x302B)
413#define HDMITX_DWC_I2CM_PHY_SS_SCL_HCNT_0               (DWC_OFFSET_MASK + 0x302C)
414#define HDMITX_DWC_I2CM_PHY_SS_SCL_LCNT_1               (DWC_OFFSET_MASK + 0x302D)
415#define HDMITX_DWC_I2CM_PHY_SS_SCL_LCNT_0               (DWC_OFFSET_MASK + 0x302E)
416#define HDMITX_DWC_I2CM_PHY_FS_SCL_HCNT_1               (DWC_OFFSET_MASK + 0x302F)
417#define HDMITX_DWC_I2CM_PHY_FS_SCL_HCNT_0               (DWC_OFFSET_MASK + 0x3030)
418#define HDMITX_DWC_I2CM_PHY_FS_SCL_LCNT_1               (DWC_OFFSET_MASK + 0x3031)
419#define HDMITX_DWC_I2CM_PHY_FS_SCL_LCNT_0               (DWC_OFFSET_MASK + 0x3032)
420#define HDMITX_DWC_I2CM_PHY_SDA_HOLD                    (DWC_OFFSET_MASK + 0x3033)
421#define HDMITX_DWC_AUD_CONF0                            (DWC_OFFSET_MASK + 0x3100)
422#define HDMITX_DWC_AUD_CONF1                            (DWC_OFFSET_MASK + 0x3101)
423#define HDMITX_DWC_AUD_INT                              (DWC_OFFSET_MASK + 0x3102)
424#define HDMITX_DWC_AUD_CONF2                            (DWC_OFFSET_MASK + 0x3103)
425#define HDMITX_DWC_AUD_INT1                             (DWC_OFFSET_MASK + 0x3104)
426#define HDMITX_DWC_AUD_N1                               (DWC_OFFSET_MASK + 0x3200)
427 #define AUD_N1_N_START_BIT                             (0)
428 #define AUD_N1_N_MASK                                  (0xFF)
429#define HDMITX_DWC_AUD_N2                               (DWC_OFFSET_MASK + 0x3201)
430 #define AUD_N2_N_START_BIT                             (8)
431 #define AUD_N2_N_MASK                                  (0xFF)
432#define HDMITX_DWC_AUD_N3                               (DWC_OFFSET_MASK + 0x3202)
433 #define AUD_N3_N_START_BIT                             (16)
434 #define AUD_N3_N_MASK                                  (0x0F)
435 #define AUD_N3_ATOMIC_WRITE                            (1u << 7)
436#define HDMITX_DWC_AUD_CTS1                             (DWC_OFFSET_MASK + 0x3203)
437 #define AUD_CTS1_CTS_START_BIT                         (0)
438 #define AUD_CTS1_CTS_MASK                              (0xFF)
439#define HDMITX_DWC_AUD_CTS2                             (DWC_OFFSET_MASK + 0x3204)
440 #define AUD_CTS2_CTS_START_BIT                         (8)
441 #define AUD_CTS2_CTS_MASK                              (0xFF)
442#define HDMITX_DWC_AUD_CTS3                             (DWC_OFFSET_MASK + 0x3205)
443 #define AUD_CTS3_CTS_START_BIT                         (16)
444 #define AUD_CTS3_CTS_MASK                              (0x0F)
445 #define AUD_CTS3_CTS_MANUAL                            (1u << 4)
446#define HDMITX_DWC_AUD_INPUTCLKFS                       (DWC_OFFSET_MASK + 0x3206)
447#define HDMITX_DWC_AUD_SPDIF0                           (DWC_OFFSET_MASK + 0x3300)
448 #define AUD_SPDIF0_SW_FIFO_RESET                       (1u << 7)
449#define HDMITX_DWC_AUD_SPDIF1                           (DWC_OFFSET_MASK + 0x3301)
450 #define AUD_SPDIF1_SPDIF_WIDTH_MASK                    (0x1F)
451 #define AUD_SPDIF1_SET_HBR_MODE                        (1u << 6)
452 #define AUD_SPDIF1_SET_NLPCM                           (1u << 7)
453#define HDMITX_DWC_AUD_SPDIFINT                         (DWC_OFFSET_MASK + 0x3302)
454#define HDMITX_DWC_AUD_SPDIFINT1                        (DWC_OFFSET_MASK + 0x3303)
455#define HDMITX_DWC_AUD_SPDIF2                           (DWC_OFFSET_MASK + 0x3304)
456 #define AUD_SPDIF2_ENB_ISPDIFDATA0                     (1u << 0)
457 #define AUD_SPDIF2_ENB_ISPDIFDATA1                     (1u << 1)
458 #define AUD_SPDIF2_ENB_ISPDIFDATA2                     (1u << 2)
459 #define AUD_SPDIF2_ENB_ISPDIFDATA3                     (1u << 3)
460#define HDMITX_DWC_MC_CLKDIS                            (DWC_OFFSET_MASK + 0x4001)
461#define HDMITX_DWC_MC_SWRSTZREQ                         (DWC_OFFSET_MASK + 0x4002)
462#define HDMITX_DWC_MC_OPCTRL                            (DWC_OFFSET_MASK + 0x4003)
463
464#define HDMITX_DWC_MC_FLOWCTRL                          (DWC_OFFSET_MASK + 0x4004)
465 #define MC_FLOWCTRL_ENB_CSC                    (1 << 0)
466 #define MC_FLOWCTRL_BYPASS_CSC                 (0 << 0)
467
468#define HDMITX_DWC_MC_PHYRSTZ                           (DWC_OFFSET_MASK + 0x4005)
469#define HDMITX_DWC_MC_LOCKONCLOCK                       (DWC_OFFSET_MASK + 0x4006)
470#define HDMITX_DWC_CSC_CFG                              (DWC_OFFSET_MASK + 0x4100)
471
472#define HDMITX_DWC_CSC_SCALE                            (DWC_OFFSET_MASK + 0x4101)
473 #define CSC_SCALE_COLOR_DEPTH(x)               (x << 4)
474 #define CSC_SCALE_CSCSCALE(x)                  (x << 0)
475
476#define HDMITX_DWC_CSC_COEF_A1_MSB                      (DWC_OFFSET_MASK + 0x4102)
477#define HDMITX_DWC_CSC_COEF_A1_LSB                      (DWC_OFFSET_MASK + 0x4103)
478#define HDMITX_DWC_CSC_COEF_A2_MSB                      (DWC_OFFSET_MASK + 0x4104)
479#define HDMITX_DWC_CSC_COEF_A2_LSB                      (DWC_OFFSET_MASK + 0x4105)
480#define HDMITX_DWC_CSC_COEF_A3_MSB                      (DWC_OFFSET_MASK + 0x4106)
481#define HDMITX_DWC_CSC_COEF_A3_LSB                      (DWC_OFFSET_MASK + 0x4107)
482#define HDMITX_DWC_CSC_COEF_A4_MSB                      (DWC_OFFSET_MASK + 0x4108)
483#define HDMITX_DWC_CSC_COEF_A4_LSB                      (DWC_OFFSET_MASK + 0x4109)
484#define HDMITX_DWC_CSC_COEF_B1_MSB                      (DWC_OFFSET_MASK + 0x410A)
485#define HDMITX_DWC_CSC_COEF_B1_LSB                      (DWC_OFFSET_MASK + 0x410B)
486#define HDMITX_DWC_CSC_COEF_B2_MSB                      (DWC_OFFSET_MASK + 0x410C)
487#define HDMITX_DWC_CSC_COEF_B2_LSB                      (DWC_OFFSET_MASK + 0x410D)
488#define HDMITX_DWC_CSC_COEF_B3_MSB                      (DWC_OFFSET_MASK + 0x410E)
489#define HDMITX_DWC_CSC_COEF_B3_LSB                      (DWC_OFFSET_MASK + 0x410F)
490#define HDMITX_DWC_CSC_COEF_B4_MSB                      (DWC_OFFSET_MASK + 0x4110)
491#define HDMITX_DWC_CSC_COEF_B4_LSB                      (DWC_OFFSET_MASK + 0x4111)
492#define HDMITX_DWC_CSC_COEF_C1_MSB                      (DWC_OFFSET_MASK + 0x4112)
493#define HDMITX_DWC_CSC_COEF_C1_LSB                      (DWC_OFFSET_MASK + 0x4113)
494#define HDMITX_DWC_CSC_COEF_C2_MSB                      (DWC_OFFSET_MASK + 0x4114)
495#define HDMITX_DWC_CSC_COEF_C2_LSB                      (DWC_OFFSET_MASK + 0x4115)
496#define HDMITX_DWC_CSC_COEF_C3_MSB                      (DWC_OFFSET_MASK + 0x4116)
497#define HDMITX_DWC_CSC_COEF_C3_LSB                      (DWC_OFFSET_MASK + 0x4117)
498#define HDMITX_DWC_CSC_COEF_C4_MSB                      (DWC_OFFSET_MASK + 0x4118)
499#define HDMITX_DWC_CSC_COEF_C4_LSB                      (DWC_OFFSET_MASK + 0x4119)
500#define HDMITX_DWC_CSC_LIMIT_UP_MSB                     (DWC_OFFSET_MASK + 0x411A)
501#define HDMITX_DWC_CSC_LIMIT_UP_LSB                     (DWC_OFFSET_MASK + 0x411B)
502#define HDMITX_DWC_CSC_LIMIT_DN_MSB                     (DWC_OFFSET_MASK + 0x411C)
503#define HDMITX_DWC_CSC_LIMIT_DN_LSB                     (DWC_OFFSET_MASK + 0x411D)
504
505
506#define HDMITX_DWC_A_HDCPOBS0                           (DWC_OFFSET_MASK + 0x5002)
507#define HDMITX_DWC_A_HDCPOBS1                           (DWC_OFFSET_MASK + 0x5003)
508#define HDMITX_DWC_A_HDCPOBS2                           (DWC_OFFSET_MASK + 0x5004)
509#define HDMITX_DWC_A_HDCPOBS3                           (DWC_OFFSET_MASK + 0x5005)
510#define HDMITX_DWC_A_APIINTCLR                          (DWC_OFFSET_MASK + 0x5006)
511#define HDMITX_DWC_A_APIINTSTAT                         (DWC_OFFSET_MASK + 0x5007)
512#define HDMITX_DWC_A_APIINTMSK                          (DWC_OFFSET_MASK + 0x5008)
513#define HDMITX_DWC_A_VIDPOLCFG                          (DWC_OFFSET_MASK + 0x5009)
514#define HDMITX_DWC_A_OESSWCFG                           (DWC_OFFSET_MASK + 0x500A)
515#define HDMITX_DWC_A_COREVERLSB                         (DWC_OFFSET_MASK + 0x5014)
516#define HDMITX_DWC_A_COREVERMSB                         (DWC_OFFSET_MASK + 0x5015)
517#define HDMITX_DWC_A_KSVMEMCTRL                         (DWC_OFFSET_MASK + 0x5016)
518#define HDMITX_DWC_HDCP_BSTATUS_0                       (DWC_OFFSET_MASK + 0x5020)
519#define HDMITX_DWC_HDCP_BSTATUS_1                       (DWC_OFFSET_MASK + 0x5021)
520#define HDMITX_DWC_HDCP_M0_0                            (DWC_OFFSET_MASK + 0x5022)
521#define HDMITX_DWC_HDCP_M0_1                            (DWC_OFFSET_MASK + 0x5023)
522#define HDMITX_DWC_HDCP_M0_2                            (DWC_OFFSET_MASK + 0x5024)
523#define HDMITX_DWC_HDCP_M0_3                            (DWC_OFFSET_MASK + 0x5025)
524#define HDMITX_DWC_HDCP_M0_4                            (DWC_OFFSET_MASK + 0x5026)
525#define HDMITX_DWC_HDCP_M0_5                            (DWC_OFFSET_MASK + 0x5027)
526#define HDMITX_DWC_HDCP_M0_6                            (DWC_OFFSET_MASK + 0x5028)
527#define HDMITX_DWC_HDCP_M0_7                            (DWC_OFFSET_MASK + 0x5029)
528#define HDMITX_DWC_HDCP_KSV                             (DWC_OFFSET_MASK + 0x502A)
529#define HDMITX_DWC_HDCP_VH                              (DWC_OFFSET_MASK + 0x52A5)
530#define HDMITX_DWC_HDCP_REVOC_SIZE_0                    (DWC_OFFSET_MASK + 0x52B9)
531#define HDMITX_DWC_HDCP_REVOC_SIZE_1                    (DWC_OFFSET_MASK + 0x52BA)
532#define HDMITX_DWC_HDCP_REVOC_LIST                      (DWC_OFFSET_MASK + 0x52BB)
533#define HDMITX_DWC_HDCPREG_BKSV0                        (DWC_OFFSET_MASK + 0x7800)
534#define HDMITX_DWC_HDCPREG_BKSV1                        (DWC_OFFSET_MASK + 0x7801)
535#define HDMITX_DWC_HDCPREG_BKSV2                        (DWC_OFFSET_MASK + 0x7802)
536#define HDMITX_DWC_HDCPREG_BKSV3                        (DWC_OFFSET_MASK + 0x7803)
537#define HDMITX_DWC_HDCPREG_BKSV4                        (DWC_OFFSET_MASK + 0x7804)
538#define HDMITX_DWC_HDCPREG_ANCONF                       (DWC_OFFSET_MASK + 0x7805)
539#define HDMITX_DWC_HDCPREG_AN0                          (DWC_OFFSET_MASK + 0x7806)
540#define HDMITX_DWC_HDCPREG_AN1                          (DWC_OFFSET_MASK + 0x7807)
541#define HDMITX_DWC_HDCPREG_AN2                          (DWC_OFFSET_MASK + 0x7808)
542#define HDMITX_DWC_HDCPREG_AN3                          (DWC_OFFSET_MASK + 0x7809)
543#define HDMITX_DWC_HDCPREG_AN4                          (DWC_OFFSET_MASK + 0x780A)
544#define HDMITX_DWC_HDCPREG_AN5                          (DWC_OFFSET_MASK + 0x780B)
545#define HDMITX_DWC_HDCPREG_AN6                          (DWC_OFFSET_MASK + 0x780C)
546#define HDMITX_DWC_HDCPREG_AN7                          (DWC_OFFSET_MASK + 0x780D)
547#define HDMITX_DWC_HDCPREG_RMLCTL                       (DWC_OFFSET_MASK + 0x780E)
548#define HDMITX_DWC_HDCPREG_RMLSTS                       (DWC_OFFSET_MASK + 0x780F)
549
550
551
552
553
554
555
556
557
558#define HDMITX_DWC_HDCP22REG_ID                         (DWC_OFFSET_MASK + 0x7900)
559
560#define HDMITX_DWC_HDCP22REG_CTRL1                      (DWC_OFFSET_MASK + 0x7905)
561#define HDMITX_DWC_HDCP22REG_STS                        (DWC_OFFSET_MASK + 0x7908)
562#define HDMITX_DWC_HDCP22REG_MASK                       (DWC_OFFSET_MASK + 0x790C)
563#define HDMITX_DWC_HDCP22REG_STAT                       (DWC_OFFSET_MASK + 0x790D)
564#define HDMITX_DWC_HDCP22REG_MUTE                       (DWC_OFFSET_MASK + 0x790E)
565#define HDMITX_DWC_CEC_CTRL                             (DWC_OFFSET_MASK + 0x7D00)
566#define HDMITX_DWC_CEC_INTR_MASK                        (DWC_OFFSET_MASK + 0x7D02)
567#define HDMITX_DWC_CEC_LADD_LOW                         (DWC_OFFSET_MASK + 0x7D05)
568#define HDMITX_DWC_CEC_LADD_HIGH                        (DWC_OFFSET_MASK + 0x7D06)
569#define HDMITX_DWC_CEC_TX_CNT                           (DWC_OFFSET_MASK + 0x7D07)
570#define HDMITX_DWC_CEC_RX_CNT                           (DWC_OFFSET_MASK + 0x7D08)
571#define HDMITX_DWC_CEC_TX_DATA00                        (DWC_OFFSET_MASK + 0x7D10)
572#define HDMITX_DWC_CEC_TX_DATA01                        (DWC_OFFSET_MASK + 0x7D11)
573#define HDMITX_DWC_CEC_TX_DATA02                        (DWC_OFFSET_MASK + 0x7D12)
574#define HDMITX_DWC_CEC_TX_DATA03                        (DWC_OFFSET_MASK + 0x7D13)
575#define HDMITX_DWC_CEC_TX_DATA04                        (DWC_OFFSET_MASK + 0x7D14)
576#define HDMITX_DWC_CEC_TX_DATA05                        (DWC_OFFSET_MASK + 0x7D15)
577#define HDMITX_DWC_CEC_TX_DATA06                        (DWC_OFFSET_MASK + 0x7D16)
578#define HDMITX_DWC_CEC_TX_DATA07                        (DWC_OFFSET_MASK + 0x7D17)
579#define HDMITX_DWC_CEC_TX_DATA08                        (DWC_OFFSET_MASK + 0x7D18)
580#define HDMITX_DWC_CEC_TX_DATA09                        (DWC_OFFSET_MASK + 0x7D19)
581#define HDMITX_DWC_CEC_TX_DATA10                        (DWC_OFFSET_MASK + 0x7D1A)
582#define HDMITX_DWC_CEC_TX_DATA11                        (DWC_OFFSET_MASK + 0x7D1B)
583#define HDMITX_DWC_CEC_TX_DATA12                        (DWC_OFFSET_MASK + 0x7D1C)
584#define HDMITX_DWC_CEC_TX_DATA13                        (DWC_OFFSET_MASK + 0x7D1D)
585#define HDMITX_DWC_CEC_TX_DATA14                        (DWC_OFFSET_MASK + 0x7D1E)
586#define HDMITX_DWC_CEC_TX_DATA15                        (DWC_OFFSET_MASK + 0x7D1F)
587#define HDMITX_DWC_CEC_RX_DATA00                        (DWC_OFFSET_MASK + 0x7D20)
588#define HDMITX_DWC_CEC_RX_DATA01                        (DWC_OFFSET_MASK + 0x7D21)
589#define HDMITX_DWC_CEC_RX_DATA02                        (DWC_OFFSET_MASK + 0x7D22)
590#define HDMITX_DWC_CEC_RX_DATA03                        (DWC_OFFSET_MASK + 0x7D23)
591#define HDMITX_DWC_CEC_RX_DATA04                        (DWC_OFFSET_MASK + 0x7D24)
592#define HDMITX_DWC_CEC_RX_DATA05                        (DWC_OFFSET_MASK + 0x7D25)
593#define HDMITX_DWC_CEC_RX_DATA06                        (DWC_OFFSET_MASK + 0x7D26)
594#define HDMITX_DWC_CEC_RX_DATA07                        (DWC_OFFSET_MASK + 0x7D27)
595#define HDMITX_DWC_CEC_RX_DATA08                        (DWC_OFFSET_MASK + 0x7D28)
596#define HDMITX_DWC_CEC_RX_DATA09                        (DWC_OFFSET_MASK + 0x7D29)
597#define HDMITX_DWC_CEC_RX_DATA10                        (DWC_OFFSET_MASK + 0x7D2A)
598#define HDMITX_DWC_CEC_RX_DATA11                        (DWC_OFFSET_MASK + 0x7D2B)
599#define HDMITX_DWC_CEC_RX_DATA12                        (DWC_OFFSET_MASK + 0x7D2C)
600#define HDMITX_DWC_CEC_RX_DATA13                        (DWC_OFFSET_MASK + 0x7D2D)
601#define HDMITX_DWC_CEC_RX_DATA14                        (DWC_OFFSET_MASK + 0x7D2E)
602#define HDMITX_DWC_CEC_RX_DATA15                        (DWC_OFFSET_MASK + 0x7D2F)
603#define HDMITX_DWC_CEC_LOCK_BUF                         (DWC_OFFSET_MASK + 0x7D30)
604#define HDMITX_DWC_CEC_WAKEUPCTRL                       (DWC_OFFSET_MASK + 0x7D31)
605#define HDMITX_DWC_I2CM_SLAVE                           (DWC_OFFSET_MASK + 0x7E00)
606#define HDMITX_DWC_I2CM_ADDRESS                         (DWC_OFFSET_MASK + 0x7E01)
607#define HDMITX_DWC_I2CM_DATAO                           (DWC_OFFSET_MASK + 0x7E02)
608#define HDMITX_DWC_I2CM_DATAI                           (DWC_OFFSET_MASK + 0x7E03)
609#define HDMITX_DWC_I2CM_OPERATION                       (DWC_OFFSET_MASK + 0x7E04)
610#define HDMITX_DWC_I2CM_INT                             (DWC_OFFSET_MASK + 0x7E05)
611#define HDMITX_DWC_I2CM_CTLINT                          (DWC_OFFSET_MASK + 0x7E06)
612#define HDMITX_DWC_I2CM_DIV                             (DWC_OFFSET_MASK + 0x7E07)
613#define HDMITX_DWC_I2CM_SEGADDR                         (DWC_OFFSET_MASK + 0x7E08)
614#define HDMITX_DWC_I2CM_SOFTRSTZ                        (DWC_OFFSET_MASK + 0x7E09)
615#define HDMITX_DWC_I2CM_SEGPTR                          (DWC_OFFSET_MASK + 0x7E0A)
616#define HDMITX_DWC_I2CM_SS_SCL_HCNT_1                   (DWC_OFFSET_MASK + 0x7E0B)
617#define HDMITX_DWC_I2CM_SS_SCL_HCNT_0                   (DWC_OFFSET_MASK + 0x7E0C)
618#define HDMITX_DWC_I2CM_SS_SCL_LCNT_1                   (DWC_OFFSET_MASK + 0x7E0D)
619#define HDMITX_DWC_I2CM_SS_SCL_LCNT_0                   (DWC_OFFSET_MASK + 0x7E0E)
620#define HDMITX_DWC_I2CM_FS_SCL_HCNT_1                   (DWC_OFFSET_MASK + 0x7E0F)
621#define HDMITX_DWC_I2CM_FS_SCL_HCNT_0                   (DWC_OFFSET_MASK + 0x7E10)
622#define HDMITX_DWC_I2CM_FS_SCL_LCNT_1                   (DWC_OFFSET_MASK + 0x7E11)
623#define HDMITX_DWC_I2CM_FS_SCL_LCNT_0                   (DWC_OFFSET_MASK + 0x7E12)
624#define HDMITX_DWC_I2CM_SDA_HOLD                        (DWC_OFFSET_MASK + 0x7E13)
625#define HDMITX_DWC_I2CM_SCDC_UPDATE                     (DWC_OFFSET_MASK + 0x7E14)
626#define HDMITX_DWC_I2CM_READ_BUFF0                      (DWC_OFFSET_MASK + 0x7E20)
627#define HDMITX_DWC_I2CM_READ_BUFF1                      (DWC_OFFSET_MASK + 0x7E21)
628#define HDMITX_DWC_I2CM_READ_BUFF2                      (DWC_OFFSET_MASK + 0x7E22)
629#define HDMITX_DWC_I2CM_READ_BUFF3                      (DWC_OFFSET_MASK + 0x7E23)
630#define HDMITX_DWC_I2CM_READ_BUFF4                      (DWC_OFFSET_MASK + 0x7E24)
631#define HDMITX_DWC_I2CM_READ_BUFF5                      (DWC_OFFSET_MASK + 0x7E25)
632#define HDMITX_DWC_I2CM_READ_BUFF6                      (DWC_OFFSET_MASK + 0x7E26)
633#define HDMITX_DWC_I2CM_READ_BUFF7                      (DWC_OFFSET_MASK + 0x7E27)
634#define HDMITX_DWC_I2CM_SCDC_UPDATE0                    (DWC_OFFSET_MASK + 0x7E30)
635#define HDMITX_DWC_I2CM_SCDC_UPDATE1                    (DWC_OFFSET_MASK + 0x7E31)
636
637
638
639#define HDMITX_DWC_A_HDCPCFG0                           (DWC_SEC_OFFSET_MASK + 0x5000)
640#define HDMITX_DWC_A_HDCPCFG1                           (DWC_SEC_OFFSET_MASK + 0x5001)
641#define HDMITX_DWC_HDCPREG_SEED0                        (DWC_SEC_OFFSET_MASK + 0x7810)
642#define HDMITX_DWC_HDCPREG_SEED1                        (DWC_SEC_OFFSET_MASK + 0x7811)
643#define HDMITX_DWC_HDCPREG_DPK0                         (DWC_SEC_OFFSET_MASK + 0x7812)
644#define HDMITX_DWC_HDCPREG_DPK1                         (DWC_SEC_OFFSET_MASK + 0x7813)
645#define HDMITX_DWC_HDCPREG_DPK2                         (DWC_SEC_OFFSET_MASK + 0x7814)
646#define HDMITX_DWC_HDCPREG_DPK3                         (DWC_SEC_OFFSET_MASK + 0x7815)
647#define HDMITX_DWC_HDCPREG_DPK4                         (DWC_SEC_OFFSET_MASK + 0x7816)
648#define HDMITX_DWC_HDCPREG_DPK5                         (DWC_SEC_OFFSET_MASK + 0x7817)
649#define HDMITX_DWC_HDCPREG_DPK6                         (DWC_SEC_OFFSET_MASK + 0x7818)
650#define HDMITX_DWC_HDCP22REG_CTRL                       (DWC_SEC_OFFSET_MASK + 0x7904)
651