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26
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30
31static const struct iro e1_iro_arr[385] = {
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33	{     0x40,      0x0,      0x0,      0x0,      0x0},	// COMMON_SB_DATA_SIZE
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36	{     0x40,      0x0,      0x0,      0x0,      0x0},	// COMMON_DYNAMIC_HC_CONFIG_SIZE
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39	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_ASM_INVALID_ASSERT_OPCODE
40	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_RAM1_TEST_EVENT_ID
41	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_INBOUND_INTERRUPT_TEST_AGG_INT_EVENT_ID
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43	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_INBOUND_INTERRUPT_TEST_AGG_INT_2_OFFSET
44	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_INBOUND_INTERRUPT_TEST_AGG_INT_3_OFFSET
45	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_INBOUND_INTERRUPT_TEST_AGG_INT_1_RESULT_OFFSET
46	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_INBOUND_INTERRUPT_TEST_AGG_INT_2_RESULT_OFFSET
47	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_INBOUND_INTERRUPT_TEST_AGG_INT_3_RESULT_OFFSET
48	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_INBOUND_INTERRUPT_TEST_AGG_INT_1_MASK
49	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_INBOUND_INTERRUPT_TEST_AGG_INT_2_MASK
50	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_INBOUND_INTERRUPT_TEST_AGG_INT_3_MASK
51	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_KUKU_TEST_AGG_INT
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53	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_KUKU_PCI_READ_OPCODE
54	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_KUKU_LOAD_CONTEXT_OPCODE
55	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_KUKU_LOAD_CONTEXT_INCVAL
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57	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_KUKU_LOAD_CONTEXT_CID
58	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_KUKU_LOAD_CONTEXT_RUN_PBF_ECHO_TEST
59	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_KUKU_QM_PAUSE_OPCODE
60	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_KUKU_TEST_UNUSED_FOCS_SUCCESS_OPCODE_VALUE
61	{      0x0,      0x0,      0x0,      0x0,      0x0},	// COMMON_KUKU_TEST_UNUSED_FOCS_OPCODE_VALUE
62	{   0x3320,     0x10,      0x0,      0x0,      0x8},	// XSTORM_SPQ_PAGE_BASE_OFFSET(funcId)
63	{   0x3328,     0x10,      0x0,      0x0,      0x2},	// XSTORM_SPQ_PROD_OFFSET(funcId)
64	{   0x3320,     0x10,      0x0,      0x0,     0x10},	// XSTORM_SPQ_DATA_OFFSET(funcId)
65	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_HIGIG_HDR_LENGTH_OFFSET(portId)
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67	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_VF_SPQ_PROD_OFFSET(vfId)
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79	{   0x3c20,      0x8,      0x0,      0x0,      0x1},	// XSTORM_FUNC_EN_OFFSET(funcId)
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89	{      0x0,      0x0,      0x0,      0x0,      0x0},	// PAUSE_TEST_XON_PORT0_KUKUE_CODE_OPPCOE
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91	{      0x0,      0x0,      0x0,      0x0,      0x0},	// PAUSE_TEST_XON_PORT1_KUKUE_CODE_OPPCOE
92	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TEST_UNUSED_FOCS_KUKUE_CODE_OPPCOE
93	{      0x0,      0x0,      0x0,      0x0,      0x0},	// PBF_ECHO_KUKUE_CODE_OPPCOE
94	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TIME_SYNC_PORT0_KUKUE_CODE_OPPCOE
95	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TIME_SYNC_PORT1_KUKUE_CODE_OPPCOE
96	{      0x0,      0x0,      0x0,      0x0,      0x0},	// IGU_TEST_KUKUE_CODE_OPPCOE
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99	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_AGG_INT_FINAL_CLEANUP_COMP_TYPE
100	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_ERROR_HANDLER_STATISTICS_RAM_OFFSET
101	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_LB_PHYSICAL_QUEUES_INFO_OFFSET
102	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_QUEUE_ZONE_OFFSET(queueId)
103	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_VF_ZONE_OFFSET(vfId)
104	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_FIVE_TUPLE_SRC_EN_OFFSET
105	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_E2_INTEG_RAM_OFFSET
106	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_QM_OPPORTUNISTIC_RAM_OFFSET
107	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_SIDE_INFO_INPUT_LSB_OFFSET
108	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_E2_INTEG_VLAN_ID_OFFSET
109	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_E2_INTEG_VLAN_ID_EN_OFFSET
110	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_VFC_TEST_LINE_OFFSET
111	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_VFC_TEST_RESULT_OFFSET
112	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_VFC_OP_GEN_VALUE
113	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_INBOUND_INTERRUPT_TEST_VF_INFO_SIZE_IN_BYTES
114	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_INBOUND_INTERRUPT_TEST_AGG_INT_1_INDEX
115	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_INBOUND_INTERRUPT_TEST_AGG_INT_2_INDEX
116	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_INBOUND_INTERRUPT_TEST_AGG_INT_3_INDEX
117	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_DPM_BUFFER_OFFSET
118	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_KUKU_TEST_OPCODE_OFFSET
119	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_KUKU_LOAD_CONTEXT_TEST_OFFSET
120	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_KUKU_OP_GEN_VALUE
121	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_QM_PAUSE_TEST_QUEUE_MASK_OFFSET
122	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_QM_PAUSE_TEST_GROUP_OFFSET
123	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_QM_PAUSE_TEST_PORT_OFFSET
124	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_KUKU_PBF_ECHO_OPCODE
125	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_KUKU_PBF_ECHO_INCVAL
126	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_KUKU_PBF_ECHO_REGION
127	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_KUKU_PBF_ECHO_RUN_PBF_ECHO_TEST
128	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_KUKU_PBF_ECHO_CID
129	{      0x0,      0x0,      0x0,      0x0,      0x0},	// XSTORM_KUKU_PBF_ECHO_SUCCESS_VALUE
130	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_KUKU_TIME_SYNC_FLG_OFFSET(funcId)
131	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TSTORM_INDIRECTION_TABLE_ENTRY_SIZE
132	{   0x19c8,      0x0,      0x0,      0x0,      0x8},	// TSTORM_COMMON_RTC_PARAMS_OFFSET
133	{   0x2008,     0x10,      0x0,      0x0,     0x10},	// TSTORM_ASSERT_LIST_OFFSET(assertListEntry)
134	{   0x2000,      0x0,      0x0,      0x0,      0x8},	// TSTORM_ASSERT_LIST_INDEX_OFFSET
135	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_MEASURE_PCI_LATENCY_CTRL_OFFSET
136	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_MEASURE_PCI_LATENCY_DATA_OFFSET
137	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TSTORM_AGG_MEASURE_PCI_LATENCY_INDEX
138	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TSTORM_AGG_MEASURE_PCI_LATENCY_COMP_TYPE
139	{   0x4870,      0x8,      0x0,      0x0,      0x1},	// TSTORM_FUNC_EN_OFFSET(funcId)
140	{   0x4871,      0x8,      0x0,      0x0,      0x1},	// TSTORM_VF_TO_PF_OFFSET(funcId)
141	{   0x4872,      0x8,      0x0,      0x0,      0x1},	// TSTORM_RECORD_SLOW_PATH_OFFSET(funcId)
142	{   0x4040,     0x38,      0x0,      0x0,     0x38},	// TSTORM_PER_QUEUE_STATS_OFFSET(tStatQueueId)
143	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_COMMON_SAFC_WORKAROUND_ENABLE_OFFSET
144	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_COMMON_SAFC_WORKAROUND_TIMEOUT_10USEC_OFFSET
145	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_ERROR_HANDLER_STATISTICS_RAM_OFFSET
146	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_VFC_TEST_RSS_KEY_OFFSET(portId)
147	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_QUEUE_ZONE_OFFSET(queueId)
148	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_VF_ZONE_OFFSET(vfId)
149	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_E2_INTEG_RAM_OFFSET
150	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_LSB_SIDE_BAND_INFO_OFFSET
151	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_MSB_SIDE_BAND_INFO_OFFSET
152	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_VFC_TEST_LINE_OFFSET
153	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_VFC_TEST_RESULT_OFFSET
154	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TSTORM_VFC_OP_GEN_VALUE
155	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TSTORM_INBOUND_INTERRUPT_TEST_VF_INFO_SIZE_IN_BYTES
156	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TSTORM_INBOUND_INTERRUPT_TEST_AGG_INT_1_INDEX
157	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TSTORM_INBOUND_INTERRUPT_TEST_AGG_INT_2_INDEX
158	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TSTORM_INBOUND_INTERRUPT_TEST_AGG_INT_3_INDEX
159	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_KUKU_TEST_OPCODE_OFFSET
160	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_KUKU_LOAD_CONTEXT_TEST_OFFSET
161	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TSTORM_KUKU_OP_GEN_VALUE
162	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_PCI_READ_TEST_ADDRESS_LO_OFFSET
163	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_PCI_READ_TEST_ADDRESS_HI_OFFSET
164	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_PCI_READ_TEST_RAM_ADDRESS_OFFSET
165	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_PCI_READ_TEST_PCI_ENTITY_OFFSET
166	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_TIME_SYNC_TEST_ADDRESS_OFFSET
167	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_KUKU_NIG_PAUSE_TEST_MASK_OFFSET
168	{   0x4000,     0x40,      0x0,      0x0,     0x40},	// CSTORM_STATUS_BLOCK_OFFSET(sbId)
169	{   0x4800,     0x40,      0x0,      0x0,     0x40},	// CSTORM_STATUS_BLOCK_DATA_OFFSET(sbId)
170	{   0x482e,     0x40,      0x0,      0x0,      0x1},	// CSTORM_STATUS_BLOCK_DATA_STATE_OFFSET(sbId)
171	{   0x4800,     0x40,      0x2,      0x0,      0x1},	// CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(sbId,hcIndex)
172	{   0x4801,     0x40,      0x2,      0x0,      0x0},	// CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(sbId,hcIndex)
173	{   0x3000,     0x40,      0x0,      0x0,     0x40},	// CSTORM_SYNC_BLOCK_OFFSET(sbId)
174	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_HC_SYNC_LINE_INDEX_E2_OFFSET(hcIndex,sbId)
175	{   0x3000,      0x8,     0x40,      0x0,      0x4},	// CSTORM_HC_SYNC_LINE_INDEX_E1X_OFFSET(hcIndex,sbId)
176	{   0x3004,      0x8,     0x40,      0x0,      0x4},	// CSTORM_HC_SYNC_LINE_DHC_OFFSET(sbSyncLines,sbId)
177	{   0x3b80,     0x28,      0x0,      0x0,     0x28},	// CSTORM_SP_STATUS_BLOCK_OFFSET(pfId)
178	{   0x3bd0,     0x10,      0x0,      0x0,     0x10},	// CSTORM_SP_STATUS_BLOCK_DATA_OFFSET(pfId)
179	{   0x3bda,     0x10,      0x0,      0x0,      0x1},	// CSTORM_SP_STATUS_BLOCK_DATA_STATE_OFFSET(pfId)
180	{   0x3800,     0x80,      0x0,      0x0,     0x80},	// CSTORM_SP_SYNC_BLOCK_OFFSET(pfId)
181	{   0x3800,      0x8,     0x80,      0x0,      0x2},	// CSTORM_SP_HC_SYNC_LINE_INDEX_OFFSET(hcSpIndex,pfId)
182	{   0x3900,     0x40,      0x0,      0x0,     0x40},	// CSTORM_DYNAMIC_HC_CONFIG_OFFSET(pfId)
183	{   0x2008,     0x10,      0x0,      0x0,     0x10},	// CSTORM_ASSERT_LIST_OFFSET(assertListEntry)
184	{   0x2000,      0x0,      0x0,      0x0,      0x8},	// CSTORM_ASSERT_LIST_INDEX_OFFSET
185	{   0x5198,      0x8,      0x0,      0x0,      0x1},	// CSTORM_FUNC_EN_OFFSET(funcId)
186	{   0x5199,      0x8,      0x0,      0x0,      0x1},	// CSTORM_VF_TO_PF_OFFSET(funcId)
187	{   0x519a,      0x8,      0x0,      0x0,      0x1},	// CSTORM_RECORD_SLOW_PATH_OFFSET(funcId)
188	{   0x3980,     0x10,      0x4,      0x0,      0x4},	// CSTORM_BYTE_COUNTER_OFFSET(sbId,dhcIndex)
189	{   0x51a8,     0x30,     0x18,      0x0,     0x10},	// CSTORM_EVENT_RING_DATA_OFFSET(pfId)
190	{   0x51b0,     0x30,     0x18,      0x0,      0x2},	// CSTORM_EVENT_RING_PROD_OFFSET(pfId)
191	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_VF_PF_CHANNEL_STATE_OFFSET(vfId)
192	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_VF_PF_CHANNEL_VALID_OFFSET(vfId)
193	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_IGU_MODE_OFFSET
194	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_ERROR_HANDLER_STATISTICS_RAM_OFFSET
195	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_FINAL_CLEANUP_COMPLETE_OFFSET(funcId)
196	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_QUEUE_ZONE_OFFSET(queueId)
197	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_VF_ZONE_OFFSET(vfId)
198	{      0x0,      0x0,      0x0,      0x0,      0x0},	// CSTORM_INBOUND_INTERRUPT_TEST_VF_INFO_SIZE_IN_BYTES
199	{      0x0,      0x0,      0x0,      0x0,      0x0},	// CSTORM_INBOUND_INTERRUPT_TEST_AGG_INT_1_INDEX
200	{      0x0,      0x0,      0x0,      0x0,      0x0},	// CSTORM_INBOUND_INTERRUPT_TEST_AGG_INT_2_INDEX
201	{      0x0,      0x0,      0x0,      0x0,      0x0},	// CSTORM_INBOUND_INTERRUPT_TEST_AGG_INT_3_INDEX
202	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_KUKU_TEST_OPCODE_OFFSET
203	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_KUKU_LOAD_CONTEXT_TEST_OFFSET
204	{      0x0,      0x0,      0x0,      0x0,      0x0},	// CSTORM_KUKU_OP_GEN_VALUE
205	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_IGU_TEST_PF_ID_OFFSET
206	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_IGU_TEST_VF_ID_OFFSET
207	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_IGU_TEST_VF_VALID_OFFSET
208	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_IGU_TEST_ADDRESS_OFFSET
209	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// CSTORM_IGU_TEST_IGU_COMMAND_OFFSET
210	{   0x23e8,     0x80,      0x0,      0x0,     0x80},	// USTORM_INDIRECTION_TABLE_OFFSET(portId)
211	{      0x1,      0x0,      0x0,      0x0,      0x0},	// USTORM_INDIRECTION_TABLE_ENTRY_SIZE
212	{   0x2008,     0x10,      0x0,      0x0,     0x10},	// USTORM_ASSERT_LIST_OFFSET(assertListEntry)
213	{   0x2000,      0x0,      0x0,      0x0,      0x8},	// USTORM_ASSERT_LIST_INDEX_OFFSET
214	{   0x2e70,      0x8,      0x0,      0x0,      0x1},	// USTORM_FUNC_EN_OFFSET(funcId)
215	{   0x2e71,      0x8,      0x0,      0x0,      0x1},	// USTORM_VF_TO_PF_OFFSET(funcId)
216	{   0x2e72,      0x8,      0x0,      0x0,      0x1},	// USTORM_RECORD_SLOW_PATH_OFFSET(funcId)
217	{   0x24e8,     0x38,      0x0,      0x0,     0x38},	// USTORM_PER_QUEUE_STATS_OFFSET(uStatQueueId)
218	{   0x2dd0,      0x8,      0x0,      0x0,      0x8},	// USTORM_MEM_WORKAROUND_ADDRESS_OFFSET(pfId)
219	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_ETH_PAUSE_ENABLED_OFFSET(portId)
220	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_TOE_PAUSE_ENABLED_OFFSET(portId)
221	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_MAX_PAUSE_TIME_USEC_OFFSET(portId)
222	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_ERROR_HANDLER_STATISTICS_RAM_OFFSET
223	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_QUEUE_ZONE_OFFSET(queueId)
224	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_VF_ZONE_OFFSET(vfId)
225	{      0x0,      0x0,      0x0,      0x0,      0x0},	// USTORM_INBOUND_INTERRUPT_TEST_VF_INFO_SIZE_IN_BYTES
226	{      0x0,      0x0,      0x0,      0x0,      0x0},	// USTORM_INBOUND_INTERRUPT_TEST_AGG_INT_1_INDEX
227	{      0x0,      0x0,      0x0,      0x0,      0x0},	// USTORM_INBOUND_INTERRUPT_TEST_AGG_INT_2_INDEX
228	{      0x0,      0x0,      0x0,      0x0,      0x0},	// USTORM_INBOUND_INTERRUPT_TEST_AGG_INT_3_INDEX
229	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_KUKU_TEST_OPCODE_OFFSET
230	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_KUKU_LOAD_CONTEXT_TEST_OFFSET
231	{      0x0,      0x0,      0x0,      0x0,      0x0},	// USTORM_KUKU_OP_GEN_VALUE
232	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_PCI_READ_TEST_ADDRESS_LO_OFFSET
233	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_PCI_READ_TEST_ADDRESS_HI_OFFSET
234	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_PCI_READ_TEST_RAM_ADDRESS_OFFSET
235	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_PCI_READ_TEST_PCI_ENTITY_OFFSET
236	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_KUKU_NIG_PAUSE_TEST_MASK_OFFSET
237	{   0x2500,     0x40,      0x0,      0x0,      0x8},	// TSTORM_FUNCTION_COMMON_CONFIG_OFFSET(pfId)
238	{   0x2508,     0x40,      0x0,      0x0,     0x20},	// TSTORM_MAC_FILTER_CONFIG_OFFSET(pfId)
239	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_APPROXIMATE_MATCH_MULTICAST_FILTERING_OFFSET(pfId)
240	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_ACCEPT_CLASSIFY_FAILED_OFFSET
241	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_ACCEPT_CLASSIFY_FAIL_E2_ENABLE_OFFSET(portId)
242	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_ACCEPT_CLASSIFY_FAIL_E2_VNIC_OFFSET(portId)
243	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_CQE_PAGE_NEXT_OFFSET(portId,clientId)
244	{   0x3000,      0x0,      0x0,      0x0,   0x1000},	// USTORM_AGG_DATA_OFFSET
245	{   0x50a1,      0x0,      0x0,      0x0,      0x1},	// USTORM_TPA_BTR_OFFSET
246	{   0x50b8,      0x0,      0x0,      0x0,      0x2},	// USTORM_ETH_DYNAMIC_HC_PARAM_OFFSET
247	{   0x50c8,     0x90,      0x8,      0x0,      0x8},	// USTORM_RX_PRODS_E1X_OFFSET(portId,clientId)
248	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_RX_PRODS_E2_OFFSET(qzoneId)
249	{   0x2960,      0x8,      0x0,      0x0,      0x1},	// XSTORM_TCP_GLOBAL_DEL_ACK_COUNTER_ENABLED_OFFSET(portId)
250	{   0x2961,      0x8,      0x0,      0x0,      0x1},	// XSTORM_TCP_GLOBAL_DEL_ACK_COUNTER_MAX_COUNT_OFFSET(portId)
251	{   0x2970,      0x8,      0x4,      0x0,      0x2},	// XSTORM_TCP_IPID_OFFSET(pfId)
252	{   0x2978,      0x8,      0x4,      0x0,      0x4},	// XSTORM_TCP_TX_SWS_TIMER_VAL_OFFSET(pfId)
253	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_TCP_TX_SWITCHING_EN_OFFSET(portId)
254	{   0x2fb0,      0x8,      0x0,      0x0,      0x4},	// TSTORM_TCP_DUPLICATE_ACK_THRESHOLD_OFFSET(pfId)
255	{   0x2fb4,      0x8,      0x0,      0x0,      0x4},	// TSTORM_TCP_MAX_CWND_OFFSET(pfId)
256	{   0x2fc0,      0x0,      0x0,      0x0,      0x8},	// TSTORM_TCP_GLOBAL_PARAMS_OFFSET
257	{   0x2fc8,      0x0,      0x0,      0x0,      0x8},	// TSTORM_TCP_ISLES_ARRAY_DESCRIPTOR_OFFSET
258	{   0x3000,      0x0,      0x0,      0x0,     0x10},	// TSTORM_TCP_ISLES_ARRAY_OFFSET
259	{   0x5040,      0x1,      0x1,      0x0,      0x1},	// XSTORM_TOE_LLC_SNAP_ENABLED_OFFSET(pfId)
260	{   0x5000,      0x0,      0x0,      0x0,     0x20},	// XSTORM_OUT_OCTETS_OFFSET
261	{    0x808,     0x10,      0x0,      0x0,      0x4},	// TSTORM_TOE_MAX_SEG_RETRANSMIT_OFFSET(pfId)
262	{    0x80c,     0x10,      0x0,      0x0,      0x1},	// TSTORM_TOE_DOUBT_REACHABILITY_OFFSET(pfId)
263	{    0x8b7,      0x0,      0x0,      0x0,      0x1},	// TSTORM_TOE_MAX_DOMINANCE_VALUE_OFFSET
264	{    0x8b6,      0x0,      0x0,      0x0,      0x1},	// TSTORM_TOE_DOMINANCE_THRESHOLD_OFFSET
265	{   0x1000,     0x40,     0x20,      0x0,      0x4},	// CSTORM_TOE_CQ_CONS_PTR_LO_OFFSET(rssId,portId)
266	{   0x1004,     0x40,     0x20,      0x0,      0x4},	// CSTORM_TOE_CQ_CONS_PTR_HI_OFFSET(rssId,portId)
267	{   0x1008,     0x40,     0x20,      0x0,      0x2},	// CSTORM_TOE_CQ_PROD_OFFSET(rssId,portId)
268	{   0x100a,     0x40,     0x20,      0x0,      0x2},	// CSTORM_TOE_CQ_CONS_OFFSET(rssId,portId)
269	{   0x100c,     0x40,     0x20,      0x0,      0x1},	// CSTORM_TOE_CQ_NXT_PAGE_ADDR_VALID_OFFSET(rssId,portId)
270	{   0x100d,     0x40,     0x20,      0x0,      0x1},	// CSTORM_TOE_STATUS_BLOCK_ID_OFFSET(rssId,portId)
271	{   0x100e,     0x40,     0x20,      0x0,      0x1},	// CSTORM_TOE_STATUS_BLOCK_INDEX_OFFSET(rssId,portId)
272	{   0x1010,     0x40,     0x20,      0x0,      0x4},	// CSTORM_TOE_CQ_NEXT_PAGE_BASE_ADDR_LO_OFFSET(rssId,portId)
273	{   0x1014,     0x40,     0x20,      0x0,      0x4},	// CSTORM_TOE_CQ_NEXT_PAGE_BASE_ADDR_HI_OFFSET(rssId,portId)
274	{   0x1018,     0x40,     0x20,      0x0,      0x4},	// CSTORM_TOE_DYNAMIC_HC_PROD_OFFSET(rssId,portId)
275	{   0x101c,     0x40,     0x20,      0x0,      0x4},	// CSTORM_TOE_DYNAMIC_HC_CONS_OFFSET(rssId,portId)
276	{   0x3000,    0x100,     0x80,      0x8,      0x4},	// USTORM_GRQ_CACHE_BD_LO_OFFSET(rssId,portId,grqBdId)
277	{   0x3004,    0x100,     0x80,      0x8,      0x4},	// USTORM_GRQ_CACHE_BD_HI_OFFSET(rssId,portId,grqBdId)
278	{      0xa,      0x0,      0x0,      0x0,      0x0},	// USTORM_TOE_GRQ_CACHE_NUM_BDS
279	{   0x3068,    0x100,     0x80,      0x0,      0x1},	// USTORM_TOE_GRQ_LOCAL_PROD_OFFSET(rssId,portId)
280	{   0x3069,    0x100,     0x80,      0x0,      0x1},	// USTORM_TOE_GRQ_LOCAL_CONS_OFFSET(rssId,portId)
281	{   0x306c,    0x100,     0x80,      0x0,      0x2},	// USTORM_TOE_GRQ_CONS_OFFSET(rssId,portId)
282	{   0x306e,    0x100,     0x80,      0x0,      0x2},	// USTORM_TOE_GRQ_PROD_OFFSET(rssId,portId)
283	{   0x3070,    0x100,     0x80,      0x0,      0x4},	// USTORM_TOE_GRQ_CONS_PTR_LO_OFFSET(rssId,portId)
284	{   0x3074,    0x100,     0x80,      0x0,      0x4},	// USTORM_TOE_GRQ_CONS_PTR_HI_OFFSET(rssId,portId)
285	{   0x3066,    0x100,     0x80,      0x0,      0x2},	// USTORM_TOE_GRQ_BUF_SIZE_OFFSET(rssId,portId)
286	{   0x3064,    0x100,     0x80,      0x0,      0x1},	// USTORM_TOE_CQ_NXT_PAGE_ADDR_VALID_OFFSET(rssId,portId)
287	{   0x3060,    0x100,     0x80,      0x0,      0x2},	// USTORM_TOE_CQ_CONS_OFFSET(rssId,portId)
288	{   0x3062,    0x100,     0x80,      0x0,      0x2},	// USTORM_TOE_CQ_PROD_OFFSET(rssId,portId)
289	{   0x3050,    0x100,     0x80,      0x0,      0x4},	// USTORM_TOE_CQ_NEXT_PAGE_BASE_ADDR_LO_OFFSET(rssId,portId)
290	{   0x3054,    0x100,     0x80,      0x0,      0x4},	// USTORM_TOE_CQ_NEXT_PAGE_BASE_ADDR_HI_OFFSET(rssId,portId)
291	{   0x3058,    0x100,     0x80,      0x0,      0x4},	// USTORM_TOE_CQ_CONS_PTR_LO_OFFSET(rssId,portId)
292	{   0x305c,    0x100,     0x80,      0x0,      0x4},	// USTORM_TOE_CQ_CONS_PTR_HI_OFFSET(rssId,portId)
293	{   0x307c,    0x100,     0x80,      0x0,      0x1},	// USTORM_TOE_STATUS_BLOCK_ID_OFFSET(rssId,portId)
294	{   0x307d,    0x100,     0x80,      0x0,      0x1},	// USTORM_TOE_STATUS_BLOCK_INDEX_OFFSET(rssId,portId)
295	{   0x1c18,     0x10,      0x0,      0x0,      0x4},	// USTORM_TOE_TCP_PUSH_TIMER_TICKS_OFFSET(pfId)
296	{   0x1c30,     0x10,      0x0,      0x0,      0x4},	// USTORM_TOE_GRQ_XOFF_COUNTER_OFFSET(pfId)
297	{   0x1c38,     0x10,      0x0,      0x0,      0x4},	// USTORM_TOE_RCQ_XOFF_COUNTER_OFFSET(pfId)
298	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_TOE_CQ_THR_LOW_OFFSET
299	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_TOE_GRQ_THR_LOW_OFFSET
300	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_TOE_CQ_THR_HIGH_OFFSET
301	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_TOE_GRQ_THR_HIGH_OFFSET
302	{   0x4c10,      0x8,      0x0,      0x0,      0x2},	// TSTORM_ISCSI_TCP_VARS_FLAGS_OFFSET(pfId)
303	{   0x4c12,      0x8,      0x0,      0x0,      0x2},	// TSTORM_ISCSI_TCP_VARS_LSB_LOCAL_MAC_ADDR_OFFSET(pfId)
304	{   0x4c14,      0x8,      0x0,      0x0,      0x2},	// TSTORM_ISCSI_TCP_VARS_MID_LOCAL_MAC_ADDR_OFFSET(pfId)
305	{   0x4c16,      0x8,      0x0,      0x0,      0x2},	// TSTORM_ISCSI_TCP_VARS_MSB_LOCAL_MAC_ADDR_OFFSET(pfId)
306	{   0x4c20,      0x8,      0x0,      0x0,      0x8},	// TSTORM_ISCSI_RQ_SIZE_OFFSET(pfId)
307	{   0x4c00,      0x8,      0x0,      0x0,      0x2},	// TSTORM_ISCSI_PAGE_SIZE_OFFSET(pfId)
308	{   0x4c02,      0x8,      0x0,      0x0,      0x1},	// TSTORM_ISCSI_PAGE_SIZE_LOG_OFFSET(pfId)
309	{   0x4c04,      0x8,      0x0,      0x0,      0x2},	// TSTORM_ISCSI_NUM_OF_TASKS_OFFSET(pfId)
310	{   0x4c30,      0x8,      0x0,      0x0,      0x8},	// TSTORM_ISCSI_ERROR_BITMAP_OFFSET(pfId)
311	{   0x4c40,      0x8,      0x0,      0x0,      0x4},	// TSTORM_ISCSI_L2_ISCSI_OOO_CID_TABLE_OFFSET(pfId)
312	{   0x4c44,      0x8,      0x0,      0x0,      0x1},	// TSTORM_ISCSI_L2_ISCSI_OOO_CLIENT_ID_TABLE_OFFSET(pfId)
313	{   0x4c50,      0x8,      0x0,      0x0,      0x2},	// TSTORM_ISCSI_L2_ISCSI_OOO_PROD_OFFSET(pfId)
314	{   0x4c54,      0x8,      0x0,      0x0,      0x2},	// TSTORM_ISCSI_L2_ISCSI_OOO_RX_BDS_THRSHLD_OFFSET(pfId)
315	{   0x4c52,      0x8,      0x0,      0x0,      0x2},	// TSTORM_ISCSI_L2_ISCSI_OOO_CONS_OFFSET(pfId)
316	{   0x4c60,      0x8,      0x0,      0x0,      0x4},	// TSTORM_ISCSI_TCP_LOCAL_ADV_WND_OFFSET(pfId)
317	{   0x1400,      0x8,      0x0,      0x0,      0x2},	// USTORM_ISCSI_PAGE_SIZE_OFFSET(pfId)
318	{   0x1402,      0x8,      0x0,      0x0,      0x1},	// USTORM_ISCSI_PAGE_SIZE_LOG_OFFSET(pfId)
319	{   0x1404,      0x8,      0x0,      0x0,      0x2},	// USTORM_ISCSI_NUM_OF_TASKS_OFFSET(pfId)
320	{   0x1410,      0x8,      0x0,      0x0,      0x2},	// USTORM_ISCSI_R2TQ_SIZE_OFFSET(pfId)
321	{   0x1414,      0x8,      0x0,      0x0,      0x2},	// USTORM_ISCSI_CQ_SIZE_OFFSET(pfId)
322	{   0x1416,      0x8,      0x0,      0x0,      0x2},	// USTORM_ISCSI_CQ_SQN_SIZE_OFFSET(pfId)
323	{   0x19b8,      0x8,      0x0,      0x0,      0x8},	// USTORM_ISCSI_GLOBAL_BUF_PHYS_ADDR_OFFSET(pfId)
324	{   0x1420,      0x8,      0x0,      0x0,      0x2},	// USTORM_ISCSI_RQ_BUFFER_SIZE_OFFSET(pfId)
325	{   0x1424,      0x8,      0x0,      0x0,      0x2},	// USTORM_ISCSI_RQ_SIZE_OFFSET(pfId)
326	{   0x19c8,      0x8,      0x0,      0x0,      0x8},	// USTORM_ISCSI_ERROR_BITMAP_OFFSET(pfId)
327	{   0x2c10,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_TCP_VARS_TTL_OFFSET(pfId)
328	{   0x2c11,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_TCP_VARS_TOS_OFFSET(pfId)
329	{   0x2c12,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_TCP_VARS_FLAGS_OFFSET(pfId)
330	{   0x2c13,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_TCP_VARS_ADV_WND_SCL_OFFSET(pfId)
331	{   0x2c00,      0x8,      0x0,      0x0,      0x2},	// XSTORM_ISCSI_PAGE_SIZE_OFFSET(pfId)
332	{   0x2c02,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_PAGE_SIZE_LOG_OFFSET(pfId)
333	{   0x2c04,      0x8,      0x0,      0x0,      0x2},	// XSTORM_ISCSI_NUM_OF_TASKS_OFFSET(pfId)
334	{   0x2c30,      0x8,      0x0,      0x0,      0x2},	// XSTORM_ISCSI_HQ_SIZE_OFFSET(pfId)
335	{   0x2c32,      0x8,      0x0,      0x0,      0x2},	// XSTORM_ISCSI_SQ_SIZE_OFFSET(pfId)
336	{   0x2c34,      0x8,      0x0,      0x0,      0x2},	// XSTORM_ISCSI_R2TQ_SIZE_OFFSET(pfId)
337	{   0x2c20,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_LOCAL_MAC_ADDR0_OFFSET(pfId)
338	{   0x2c21,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_LOCAL_MAC_ADDR1_OFFSET(pfId)
339	{   0x2c22,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_LOCAL_MAC_ADDR2_OFFSET(pfId)
340	{   0x2c23,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_LOCAL_MAC_ADDR3_OFFSET(pfId)
341	{   0x2c24,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_LOCAL_MAC_ADDR4_OFFSET(pfId)
342	{   0x2c25,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_LOCAL_MAC_ADDR5_OFFSET(pfId)
343	{   0x2c26,      0x8,      0x0,      0x0,      0x1},	// XSTORM_ISCSI_LOCAL_VLAN_OFFSET(pfId)
344	{   0x1480,      0x8,      0x0,      0x0,      0x2},	// CSTORM_ISCSI_PAGE_SIZE_OFFSET(pfId)
345	{   0x1482,      0x8,      0x0,      0x0,      0x1},	// CSTORM_ISCSI_PAGE_SIZE_LOG_OFFSET(pfId)
346	{   0x1484,      0x8,      0x0,      0x0,      0x2},	// CSTORM_ISCSI_NUM_OF_TASKS_OFFSET(pfId)
347	{   0x1492,     0xc0,     0x18,      0x0,      0x2},	// CSTORM_ISCSI_EQ_PROD_OFFSET(pfId,iscsiEqId)
348	{   0x1490,     0xc0,     0x18,      0x0,      0x2},	// CSTORM_ISCSI_EQ_CONS_OFFSET(pfId,iscsiEqId)
349	{   0x149c,     0xc0,     0x18,      0x0,      0x8},	// CSTORM_ISCSI_EQ_NEXT_PAGE_ADDR_OFFSET(pfId,iscsiEqId)
350	{   0x1494,     0xc0,     0x18,      0x0,      0x8},	// CSTORM_ISCSI_EQ_NEXT_EQE_ADDR_OFFSET(pfId,iscsiEqId)
351	{   0x14a7,     0xc0,     0x18,      0x0,      0x1},	// CSTORM_ISCSI_EQ_NEXT_PAGE_ADDR_VALID_OFFSET(pfId,iscsiEqId)
352	{   0x14a4,     0xc0,     0x18,      0x0,      0x2},	// CSTORM_ISCSI_EQ_SB_NUM_OFFSET(pfId,iscsiEqId)
353	{   0x14a6,     0xc0,     0x18,      0x0,      0x1},	// CSTORM_ISCSI_EQ_SB_INDEX_OFFSET(pfId,iscsiEqId)
354	{   0x1610,      0x8,      0x0,      0x0,      0x8},	// CSTORM_ISCSI_HQ_SIZE_OFFSET(pfId)
355	{   0x1620,      0x8,      0x0,      0x0,      0x8},	// CSTORM_ISCSI_CQ_SIZE_OFFSET(pfId)
356	{   0x1630,      0x8,      0x0,      0x0,      0x8},	// CSTORM_ISCSI_CQ_SQN_SIZE_OFFSET(pfId)
357	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_EQ_PROD_OFFSET(pfId)
358	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_TIMER_PARAM_OFFSET
359	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_TIMER_ARRAY_OFFSET
360	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_STAT_FC_CRC_CNT_OFFSET
361	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_STAT_EOFA_DEL_CNT_OFFSET
362	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_STAT_MISS_FRAME_CNT_OFFSET
363	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_STAT_SEQ_TIMEOUT_CNT_OFFSET
364	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_STAT_DROP_SEQ_CNT_OFFSET
365	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_STAT_FCOE_RX_DROP_PKT_CNT_OFFSET
366	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_STAT_FCP_RX_PKT_CNT_OFFSET
367	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_STAT_OFFSET
368	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_DEBUG_DROP_PKT_CNT_OFFSET
369	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_DEBUG_OFFSET
370	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_CACHED_TCE_MNG_INFO_DWORD_ONE_OFFSET(cached_tbl_size)
371	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_CACHED_TCE_MNG_INFO_DWORD_TWO_OFFSET(cached_tbl_size)
372	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_CACHED_TCE_ENTRY_TCE_OFFSET
373	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_CACHED_TCE_ENTRY_MNG_INFO_OFFSET
374	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_CACHED_TCE_TBL_BIT_MAP_OFFSET
375	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_DEBUG_CACHED_TCE_WAIT_4_BD_READ_OFFSET
376	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_DEBUG_CACHED_TCE_WAKE_ANOTHER_THREAD_DATA_OFFSET
377	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_DEBUG_CACHED_TCE_WAKE_ANOTHER_THREAD_NON_DATA_OFFSET
378	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_DEBUG_CACHED_TCE_WAKE_ANOTHER_THREAD_ERR_OFFSET
379	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_DEBUG_CACHED_TCE_GLOBAL_TIMER_TASK_IN_USE_OFFSET
380	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_DEBUG_CACHED_TCE_DEL_CACHED_TASK_OFFSET
381	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_DEBUG_CACHED_TCE_SILENT_DROP_CACHED_TASK_OFFSET
382	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_DEBUG_CACHED_TCE_OFFSET
383	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_CACHED_TCE_SEQ_CNT_ON_DROP_OFFSET
384	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_CACHED_TCE_SEQ_CNT_ON_CRC_ERROR_OFFSET
385	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_CACHED_TCE_SEQ_CNT_ON_ERROR_OFFSET
386	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_CACHED_TCE_PREVIOUS_THREAD_OFFSET
387	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_CACHED_TCE_CRC_ERR_DETECT_DATA_IN_OFFSET
388	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_CACHED_TCE_CRC_ERR_DETECT_READ_TCE_OFFSET
389	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_CACHED_TCE_CRC_ERR_DETECT_DROP_ERR_OFFSET
390	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_PARAMS_ERRORS_NUMBER_OFFSET
391	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_PARAMS_SILENT_DROP_NUMBER_OFFSET
392	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_PARAMS_SILENT_DROP_BITMAP_OFFSET
393	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_PARAMS_ENABLE_CONN_RACE_OFFSET
394	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_PARAMS_TASK_IN_USE_OFFSET
395	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// USTORM_FCOE_DEBUG_PARAMS_CRC_ERROR_TASK_IN_USE_OFFSET
396	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_FCOE_TIMER_PARAM_OFFSET
397	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_TIMER_ARRAY_OFFSET
398	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_STAT_FCOE_TX_PKT_CNT_OFFSET
399	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_STAT_FCOE_TX_BYTE_CNT_OFFSET
400	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_STAT_FCP_TX_PKT_CNT_OFFSET
401	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_STAT_OFFSET
402	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_DEBUG_ABTS_BLOCK_SQ_CNT_OFFSET
403	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_DEBUG_CLEANUP_BLOCK_SQ_CNT_OFFSET
404	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// XSTORM_DEBUG_OFFSET
405	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_STAT_FCOE_VER_CNT_OFFSET
406	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_STAT_FCOE_RX_PKT_CNT_OFFSET
407	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_STAT_FCOE_RX_BYTE_CNT_OFFSET
408	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_STAT_FCOE_RX_DROP_PKT_CNT_OFFSET
409	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_STAT_OFFSET
410	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_PORT_DEBUG_WAIT_FOR_YOUR_TURN_SP_CNT_OFFSET
411	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_PORT_DEBUG_AFEX_ERROR_PACKETS_OFFSET
412	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_PORT_DEBUG_OFFSET
413	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_REORDER_DATA_OFFSET
414	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_REORDER_WAITING_TABLE_OFFSET
415	{      0x0,      0x0,      0x0,      0x0,      0x0},	// TSTORM_WAITING_LIST_SIZE
416	{UNDEF_IRO,      0x0,      0x0,      0x0,      0x0},	// TSTORM_REORDER_WAITING_ENTRY_OFFSET
417};
418