1/* SPDX-License-Identifier: GPL-2.0+ */ 2/* 3 * Copyright 2017 NXP 4 */ 5 6#ifndef __ASM_ARCH_IMX8M_DDR_H 7#define __ASM_ARCH_IMX8M_DDR_H 8 9#include <asm/io.h> 10#include <asm/types.h> 11#include <asm/arch/ddr.h> 12 13#define DDRC_DDR_SS_GPR0 0x3d000000 14#define DDRC_IPS_BASE_ADDR_0 0x3f400000 15#define IP2APB_DDRPHY_IPS_BASE_ADDR(X) (0x3c000000 + (X * 0x2000000)) 16#define DDRPHY_MEM(X) (0x3c000000 + (X * 0x2000000) + 0x50000) 17 18struct ddrc_freq { 19 u32 res0[8]; 20 u32 derateen; 21 u32 derateint; 22 u32 res1[10]; 23 u32 rfshctl0; 24 u32 res2[4]; 25 u32 rfshtmg; 26 u32 rfshtmg1; 27 u32 res3[28]; 28 u32 init3; 29 u32 init4; 30 u32 res; 31 u32 init6; 32 u32 init7; 33 u32 res4[4]; 34 u32 dramtmg0; 35 u32 dramtmg1; 36 u32 dramtmg2; 37 u32 dramtmg3; 38 u32 dramtmg4; 39 u32 dramtmg5; 40 u32 dramtmg6; 41 u32 dramtmg7; 42 u32 dramtmg8; 43 u32 dramtmg9; 44 u32 dramtmg10; 45 u32 dramtmg11; 46 u32 dramtmg12; 47 u32 dramtmg13; 48 u32 dramtmg14; 49 u32 dramtmg15; 50 u32 dramtmg16; 51 u32 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684 685struct dram_timing_info { 686 /* umctl2 config */ 687 struct dram_cfg_param *ddrc_cfg; 688 unsigned int ddrc_cfg_num; 689 /* ddrphy config */ 690 struct dram_cfg_param *ddrphy_cfg; 691 unsigned int ddrphy_cfg_num; 692 /* ddr fsp train info */ 693 struct dram_fsp_msg *fsp_msg; 694 unsigned int fsp_msg_num; 695 /* ddr phy trained CSR */ 696 struct dram_cfg_param *ddrphy_trained_csr; 697 unsigned int ddrphy_trained_csr_num; 698 /* ddr phy PIE */ 699 struct dram_cfg_param *ddrphy_pie; 700 unsigned int ddrphy_pie_num; 701 /* initialized drate table */ 702 unsigned int fsp_table[4]; 703}; 704 705extern struct dram_timing_info dram_timing; 706 707void ddr_load_train_firmware(enum fw_type type); 708int ddr_init(struct dram_timing_info *timing_info); 709int ddr_cfg_phy(struct dram_timing_info *timing_info); 710void load_lpddr4_phy_pie(void); 711void ddrphy_trained_csr_save(struct dram_cfg_param *param, unsigned int num); 712void *dram_config_save(struct dram_timing_info *info, unsigned long base); 713void board_dram_ecc_scrub(void); 714void ddrc_inline_ecc_scrub(unsigned int start_address, 715 unsigned int range_address); 716void ddrc_inline_ecc_scrub_end(unsigned int start_address, 717 unsigned int range_address); 718 719/* utils function for ddr phy training */ 720int wait_ddrphy_training_complete(void); 721void ddrphy_init_set_dfi_clk(unsigned int drate); 722void ddrphy_init_read_msg_block(enum fw_type type); 723 724void update_umctl2_rank_space_setting(unsigned int pstat_num); 725void get_trained_CDD(unsigned int fsp); 726unsigned int lpddr4_mr_read(unsigned int mr_rank, unsigned int mr_addr); 727 728ulong ddrphy_addr_remap(uint32_t paddr_apb_from_ctlr); 729 730static inline void reg32_write(unsigned long addr, u32 val) 731{ 732 writel(val, addr); 733} 734 735static inline u32 reg32_read(unsigned long addr) 736{ 737 return readl(addr); 738} 739 740static inline void reg32setbit(unsigned long addr, u32 bit) 741{ 742 setbits_le32(addr, (1 << bit)); 743} 744 745#define dwc_ddrphy_apb_wr(addr, data) \ 746 reg32_write(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + ddrphy_addr_remap(addr), data) 747#define dwc_ddrphy_apb_rd(addr) \ 748 reg32_read(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + ddrphy_addr_remap(addr)) 749 750extern struct dram_cfg_param ddrphy_trained_csr[]; 751extern uint32_t ddrphy_trained_csr_num; 752 753#endif 754