1/*	$NetBSD: nbio_7_0_offset.h,v 1.2 2021/12/18 23:45:20 riastradh Exp $	*/
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21 * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
22 */
23#ifndef _nbio_7_0_OFFSET_HEADER
24#define _nbio_7_0_OFFSET_HEADER
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28// addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec
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68#define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_4                                                           0x00cc
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71#define cfgNB_NBCFG0_NB_SMN_INDEX_EXTENSION_5                                                           0x00dc
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73#define cfgNB_NBCFG0_NB_SMN_DATA_5                                                                      0x00e4
74#define cfgNB_NBCFG0_NB_PERF_CNT_CTRL                                                                   0x00f4
75#define cfgNB_NBCFG0_NB_SMN_INDEX_6                                                                     0x00f8
76#define cfgNB_NBCFG0_NB_SMN_DATA_6                                                                      0x00fc
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86#define cfgIOMMU_L2_0_IOMMU_REGPROG_INF                                                                 0x0009
87#define cfgIOMMU_L2_0_IOMMU_SUB_CLASS                                                                   0x000a
88#define cfgIOMMU_L2_0_IOMMU_BASE_CODE                                                                   0x000b
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90#define cfgIOMMU_L2_0_IOMMU_LATENCY                                                                     0x000d
91#define cfgIOMMU_L2_0_IOMMU_HEADER                                                                      0x000e
92#define cfgIOMMU_L2_0_IOMMU_BIST                                                                        0x000f
93#define cfgIOMMU_L2_0_IOMMU_ADAPTER_ID                                                                  0x002c
94#define cfgIOMMU_L2_0_IOMMU_CAPABILITIES_PTR                                                            0x0034
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96#define cfgIOMMU_L2_0_IOMMU_INTERRUPT_PIN                                                               0x003d
97#define cfgIOMMU_L2_0_IOMMU_CAP_HEADER                                                                  0x0040
98#define cfgIOMMU_L2_0_IOMMU_CAP_BASE_LO                                                                 0x0044
99#define cfgIOMMU_L2_0_IOMMU_CAP_BASE_HI                                                                 0x0048
100#define cfgIOMMU_L2_0_IOMMU_CAP_RANGE                                                                   0x004c
101#define cfgIOMMU_L2_0_IOMMU_CAP_MISC                                                                    0x0050
102#define cfgIOMMU_L2_0_IOMMU_CAP_MISC_1                                                                  0x0054
103#define cfgIOMMU_L2_0_IOMMU_MSI_CAP                                                                     0x0064
104#define cfgIOMMU_L2_0_IOMMU_MSI_ADDR_LO                                                                 0x0068
105#define cfgIOMMU_L2_0_IOMMU_MSI_ADDR_HI                                                                 0x006c
106#define cfgIOMMU_L2_0_IOMMU_MSI_DATA                                                                    0x0070
107#define cfgIOMMU_L2_0_IOMMU_MSI_MAPPING_CAP                                                             0x0074
108#define cfgIOMMU_L2_0_IOMMU_ADAPTER_ID_W                                                                0x0078
109#define cfgIOMMU_L2_0_IOMMU_CONTROL_W                                                                   0x007c
110#define cfgIOMMU_L2_0_IOMMU_MMIO_CONTROL0_W                                                             0x0080
111#define cfgIOMMU_L2_0_IOMMU_MMIO_CONTROL1_W                                                             0x0084
112#define cfgIOMMU_L2_0_IOMMU_RANGE_W                                                                     0x0088
113#define cfgIOMMU_L2_0_IOMMU_DSFX_CONTROL                                                                0x008c
114#define cfgIOMMU_L2_0_IOMMU_DSSX_DUMMY_0                                                                0x0090
115#define cfgIOMMU_L2_0_IOMMU_DSCX_DUMMY_0                                                                0x0094
116#define cfgIOMMU_L2_0_L2B_POISON_DVM_CNTRL                                                              0x0098
117#define cfgIOMMU_L2_0_L2_IOHC_DmaReq_Stall_Control                                                      0x009c
118#define cfgIOMMU_L2_0_IOHC_L2_HostRsp_Stall_Control                                                     0x00a0
119#define cfgIOMMU_L2_0_SMMU_MMIO_IDR0_W                                                                  0x00a4
120#define cfgIOMMU_L2_0_SMMU_MMIO_IDR1_W                                                                  0x00a8
121#define cfgIOMMU_L2_0_SMMU_MMIO_IDR2_W                                                                  0x00ac
122#define cfgIOMMU_L2_0_SMMU_MMIO_IDR3_W                                                                  0x00b0
123#define cfgIOMMU_L2_0_SMMU_MMIO_IDR5_W                                                                  0x00b8
124#define cfgIOMMU_L2_0_SMMU_MMIO_IIDR_W                                                                  0x00bc
125#define cfgIOMMU_L2_0_SMMU_AIDR_W                                                                       0x00c0
126
127
128// addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp
129// base address: 0x0
130#define cfgBIF_CFG_DEV0_RC0_VENDOR_ID                                                                   0x0000
131#define cfgBIF_CFG_DEV0_RC0_DEVICE_ID                                                                   0x0002
132#define cfgBIF_CFG_DEV0_RC0_COMMAND                                                                     0x0004
133#define cfgBIF_CFG_DEV0_RC0_STATUS                                                                      0x0006
134#define cfgBIF_CFG_DEV0_RC0_REVISION_ID                                                                 0x0008
135#define cfgBIF_CFG_DEV0_RC0_PROG_INTERFACE                                                              0x0009
136#define cfgBIF_CFG_DEV0_RC0_SUB_CLASS                                                                   0x000a
137#define cfgBIF_CFG_DEV0_RC0_BASE_CLASS                                                                  0x000b
138#define cfgBIF_CFG_DEV0_RC0_CACHE_LINE                                                                  0x000c
139#define cfgBIF_CFG_DEV0_RC0_LATENCY                                                                     0x000d
140#define cfgBIF_CFG_DEV0_RC0_HEADER                                                                      0x000e
141#define cfgBIF_CFG_DEV0_RC0_BIST                                                                        0x000f
142#define cfgBIF_CFG_DEV0_RC0_BASE_ADDR_1                                                                 0x0010
143#define cfgBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY                                                      0x0018
144#define cfgBIF_CFG_DEV0_RC0_IO_BASE_LIMIT                                                               0x001c
145#define cfgBIF_CFG_DEV0_RC0_SECONDARY_STATUS                                                            0x001e
146#define cfgBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT                                                              0x0020
147#define cfgBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT                                                             0x0024
148#define cfgBIF_CFG_DEV0_RC0_PREF_BASE_UPPER                                                             0x0028
149#define cfgBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER                                                            0x002c
150#define cfgBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI                                                            0x0030
151#define cfgBIF_CFG_DEV0_RC0_CAP_PTR                                                                     0x0034
152#define cfgBIF_CFG_DEV0_RC0_INTERRUPT_LINE                                                              0x003c
153#define cfgBIF_CFG_DEV0_RC0_INTERRUPT_PIN                                                               0x003d
154#define cfgBIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL                                                             0x003e
155#define cfgBIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL                                                             0x0040
156#define cfgBIF_CFG_DEV0_RC0_PMI_CAP_LIST                                                                0x0050
157#define cfgBIF_CFG_DEV0_RC0_PMI_CAP                                                                     0x0052
158#define cfgBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL                                                             0x0054
159#define cfgBIF_CFG_DEV0_RC0_PCIE_CAP_LIST                                                               0x0058
160#define cfgBIF_CFG_DEV0_RC0_PCIE_CAP                                                                    0x005a
161#define cfgBIF_CFG_DEV0_RC0_DEVICE_CAP                                                                  0x005c
162#define cfgBIF_CFG_DEV0_RC0_DEVICE_CNTL                                                                 0x0060
163#define cfgBIF_CFG_DEV0_RC0_DEVICE_STATUS                                                               0x0062
164#define cfgBIF_CFG_DEV0_RC0_LINK_CAP                                                                    0x0064
165#define cfgBIF_CFG_DEV0_RC0_LINK_CNTL                                                                   0x0068
166#define cfgBIF_CFG_DEV0_RC0_LINK_STATUS                                                                 0x006a
167#define cfgBIF_CFG_DEV0_RC0_SLOT_CAP                                                                    0x006c
168#define cfgBIF_CFG_DEV0_RC0_SLOT_CNTL                                                                   0x0070
169#define cfgBIF_CFG_DEV0_RC0_SLOT_STATUS                                                                 0x0072
170#define cfgBIF_CFG_DEV0_RC0_ROOT_CNTL                                                                   0x0074
171#define cfgBIF_CFG_DEV0_RC0_ROOT_CAP                                                                    0x0076
172#define cfgBIF_CFG_DEV0_RC0_ROOT_STATUS                                                                 0x0078
173#define cfgBIF_CFG_DEV0_RC0_DEVICE_CAP2                                                                 0x007c
174#define cfgBIF_CFG_DEV0_RC0_DEVICE_CNTL2                                                                0x0080
175#define cfgBIF_CFG_DEV0_RC0_DEVICE_STATUS2                                                              0x0082
176#define cfgBIF_CFG_DEV0_RC0_LINK_CAP2                                                                   0x0084
177#define cfgBIF_CFG_DEV0_RC0_LINK_CNTL2                                                                  0x0088
178#define cfgBIF_CFG_DEV0_RC0_LINK_STATUS2                                                                0x008a
179#define cfgBIF_CFG_DEV0_RC0_SLOT_CAP2                                                                   0x008c
180#define cfgBIF_CFG_DEV0_RC0_SLOT_CNTL2                                                                  0x0090
181#define cfgBIF_CFG_DEV0_RC0_SLOT_STATUS2                                                                0x0092
182#define cfgBIF_CFG_DEV0_RC0_MSI_CAP_LIST                                                                0x00a0
183#define cfgBIF_CFG_DEV0_RC0_MSI_MSG_CNTL                                                                0x00a2
184#define cfgBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO                                                             0x00a4
185#define cfgBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI                                                             0x00a8
186#define cfgBIF_CFG_DEV0_RC0_MSI_MSG_DATA                                                                0x00a8
187#define cfgBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64                                                             0x00ac
188#define cfgBIF_CFG_DEV0_RC0_SSID_CAP_LIST                                                               0x00c0
189#define cfgBIF_CFG_DEV0_RC0_SSID_CAP                                                                    0x00c4
190#define cfgBIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST                                                            0x00c8
191#define cfgBIF_CFG_DEV0_RC0_MSI_MAP_CAP                                                                 0x00ca
192#define cfgBIF_CFG_DEV0_RC0_MSI_MAP_ADDR_LO                                                             0x00cc
193#define cfgBIF_CFG_DEV0_RC0_MSI_MAP_ADDR_HI                                                             0x00d0
194#define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x0100
195#define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR                                                    0x0104
196#define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1                                                       0x0108
197#define cfgBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2                                                       0x010c
198#define cfgBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST                                                        0x0110
199#define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1                                                       0x0114
200#define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2                                                       0x0118
201#define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL                                                           0x011c
202#define cfgBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS                                                         0x011e
203#define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP                                                       0x0120
204#define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL                                                      0x0124
205#define cfgBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS                                                    0x012a
206#define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP                                                       0x012c
207#define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL                                                      0x0130
208#define cfgBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS                                                    0x0136
209#define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x0140
210#define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1                                                     0x0144
211#define cfgBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2                                                     0x0148
212#define cfgBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x0150
213#define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS                                                      0x0154
214#define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK                                                        0x0158
215#define cfgBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY                                                    0x015c
216#define cfgBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS                                                        0x0160
217#define cfgBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK                                                          0x0164
218#define cfgBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL                                                       0x0168
219#define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0                                                               0x016c
220#define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1                                                               0x0170
221#define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2                                                               0x0174
222#define cfgBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3                                                               0x0178
223#define cfgBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD                                                           0x017c
224#define cfgBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS                                                        0x0180
225#define cfgBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID                                                             0x0184
226#define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0                                                        0x0188
227#define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1                                                        0x018c
228#define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2                                                        0x0190
229#define cfgBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3                                                        0x0194
230#define cfgBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x0270
231#define cfgBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3                                                             0x0274
232#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS                                                      0x0278
233#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x027c
234#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x027e
235#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x0280
236#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x0282
237#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x0284
238#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x0286
239#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x0288
240#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x028a
241#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x028c
242#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x028e
243#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x0290
244#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x0292
245#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x0294
246#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x0296
247#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x0298
248#define cfgBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x029a
249#define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST                                                       0x02a0
250#define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_CAP                                                                0x02a4
251#define cfgBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL                                                               0x02a6
252
253
254// addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp
255// base address: 0x0
256#define cfgBIF_CFG_DEV1_RC0_VENDOR_ID                                                                   0x0000
257#define cfgBIF_CFG_DEV1_RC0_DEVICE_ID                                                                   0x0002
258#define cfgBIF_CFG_DEV1_RC0_COMMAND                                                                     0x0004
259#define cfgBIF_CFG_DEV1_RC0_STATUS                                                                      0x0006
260#define cfgBIF_CFG_DEV1_RC0_REVISION_ID                                                                 0x0008
261#define cfgBIF_CFG_DEV1_RC0_PROG_INTERFACE                                                              0x0009
262#define cfgBIF_CFG_DEV1_RC0_SUB_CLASS                                                                   0x000a
263#define cfgBIF_CFG_DEV1_RC0_BASE_CLASS                                                                  0x000b
264#define cfgBIF_CFG_DEV1_RC0_CACHE_LINE                                                                  0x000c
265#define cfgBIF_CFG_DEV1_RC0_LATENCY                                                                     0x000d
266#define cfgBIF_CFG_DEV1_RC0_HEADER                                                                      0x000e
267#define cfgBIF_CFG_DEV1_RC0_BIST                                                                        0x000f
268#define cfgBIF_CFG_DEV1_RC0_BASE_ADDR_1                                                                 0x0010
269#define cfgBIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY                                                      0x0018
270#define cfgBIF_CFG_DEV1_RC0_IO_BASE_LIMIT                                                               0x001c
271#define cfgBIF_CFG_DEV1_RC0_SECONDARY_STATUS                                                            0x001e
272#define cfgBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT                                                              0x0020
273#define cfgBIF_CFG_DEV1_RC0_PREF_BASE_LIMIT                                                             0x0024
274#define cfgBIF_CFG_DEV1_RC0_PREF_BASE_UPPER                                                             0x0028
275#define cfgBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER                                                            0x002c
276#define cfgBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI                                                            0x0030
277#define cfgBIF_CFG_DEV1_RC0_CAP_PTR                                                                     0x0034
278#define cfgBIF_CFG_DEV1_RC0_INTERRUPT_LINE                                                              0x003c
279#define cfgBIF_CFG_DEV1_RC0_INTERRUPT_PIN                                                               0x003d
280#define cfgBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL                                                             0x003e
281#define cfgBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL                                                             0x0040
282#define cfgBIF_CFG_DEV1_RC0_PMI_CAP_LIST                                                                0x0050
283#define cfgBIF_CFG_DEV1_RC0_PMI_CAP                                                                     0x0052
284#define cfgBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL                                                             0x0054
285#define cfgBIF_CFG_DEV1_RC0_PCIE_CAP_LIST                                                               0x0058
286#define cfgBIF_CFG_DEV1_RC0_PCIE_CAP                                                                    0x005a
287#define cfgBIF_CFG_DEV1_RC0_DEVICE_CAP                                                                  0x005c
288#define cfgBIF_CFG_DEV1_RC0_DEVICE_CNTL                                                                 0x0060
289#define cfgBIF_CFG_DEV1_RC0_DEVICE_STATUS                                                               0x0062
290#define cfgBIF_CFG_DEV1_RC0_LINK_CAP                                                                    0x0064
291#define cfgBIF_CFG_DEV1_RC0_LINK_CNTL                                                                   0x0068
292#define cfgBIF_CFG_DEV1_RC0_LINK_STATUS                                                                 0x006a
293#define cfgBIF_CFG_DEV1_RC0_SLOT_CAP                                                                    0x006c
294#define cfgBIF_CFG_DEV1_RC0_SLOT_CNTL                                                                   0x0070
295#define cfgBIF_CFG_DEV1_RC0_SLOT_STATUS                                                                 0x0072
296#define cfgBIF_CFG_DEV1_RC0_ROOT_CNTL                                                                   0x0074
297#define cfgBIF_CFG_DEV1_RC0_ROOT_CAP                                                                    0x0076
298#define cfgBIF_CFG_DEV1_RC0_ROOT_STATUS                                                                 0x0078
299#define cfgBIF_CFG_DEV1_RC0_DEVICE_CAP2                                                                 0x007c
300#define cfgBIF_CFG_DEV1_RC0_DEVICE_CNTL2                                                                0x0080
301#define cfgBIF_CFG_DEV1_RC0_DEVICE_STATUS2                                                              0x0082
302#define cfgBIF_CFG_DEV1_RC0_LINK_CAP2                                                                   0x0084
303#define cfgBIF_CFG_DEV1_RC0_LINK_CNTL2                                                                  0x0088
304#define cfgBIF_CFG_DEV1_RC0_LINK_STATUS2                                                                0x008a
305#define cfgBIF_CFG_DEV1_RC0_SLOT_CAP2                                                                   0x008c
306#define cfgBIF_CFG_DEV1_RC0_SLOT_CNTL2                                                                  0x0090
307#define cfgBIF_CFG_DEV1_RC0_SLOT_STATUS2                                                                0x0092
308#define cfgBIF_CFG_DEV1_RC0_MSI_CAP_LIST                                                                0x00a0
309#define cfgBIF_CFG_DEV1_RC0_MSI_MSG_CNTL                                                                0x00a2
310#define cfgBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO                                                             0x00a4
311#define cfgBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI                                                             0x00a8
312#define cfgBIF_CFG_DEV1_RC0_MSI_MSG_DATA                                                                0x00a8
313#define cfgBIF_CFG_DEV1_RC0_MSI_MSG_DATA_64                                                             0x00ac
314#define cfgBIF_CFG_DEV1_RC0_SSID_CAP_LIST                                                               0x00c0
315#define cfgBIF_CFG_DEV1_RC0_SSID_CAP                                                                    0x00c4
316#define cfgBIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST                                                            0x00c8
317#define cfgBIF_CFG_DEV1_RC0_MSI_MAP_CAP                                                                 0x00ca
318#define cfgBIF_CFG_DEV1_RC0_MSI_MAP_ADDR_LO                                                             0x00cc
319#define cfgBIF_CFG_DEV1_RC0_MSI_MAP_ADDR_HI                                                             0x00d0
320#define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x0100
321#define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR                                                    0x0104
322#define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1                                                       0x0108
323#define cfgBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2                                                       0x010c
324#define cfgBIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST                                                        0x0110
325#define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1                                                       0x0114
326#define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2                                                       0x0118
327#define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL                                                           0x011c
328#define cfgBIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS                                                         0x011e
329#define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP                                                       0x0120
330#define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL                                                      0x0124
331#define cfgBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS                                                    0x012a
332#define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP                                                       0x012c
333#define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL                                                      0x0130
334#define cfgBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS                                                    0x0136
335#define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x0140
336#define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1                                                     0x0144
337#define cfgBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW2                                                     0x0148
338#define cfgBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x0150
339#define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_STATUS                                                      0x0154
340#define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_MASK                                                        0x0158
341#define cfgBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_SEVERITY                                                    0x015c
342#define cfgBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_STATUS                                                        0x0160
343#define cfgBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK                                                          0x0164
344#define cfgBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL                                                       0x0168
345#define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG0                                                               0x016c
346#define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG1                                                               0x0170
347#define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG2                                                               0x0174
348#define cfgBIF_CFG_DEV1_RC0_PCIE_HDR_LOG3                                                               0x0178
349#define cfgBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_CMD                                                           0x017c
350#define cfgBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS                                                        0x0180
351#define cfgBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID                                                             0x0184
352#define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0                                                        0x0188
353#define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1                                                        0x018c
354#define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2                                                        0x0190
355#define cfgBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3                                                        0x0194
356#define cfgBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x0270
357#define cfgBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3                                                             0x0274
358#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS                                                      0x0278
359#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x027c
360#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x027e
361#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x0280
362#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x0282
363#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x0284
364#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x0286
365#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x0288
366#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x028a
367#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x028c
368#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x028e
369#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x0290
370#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x0292
371#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x0294
372#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x0296
373#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x0298
374#define cfgBIF_CFG_DEV1_RC0_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x029a
375#define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_ENH_CAP_LIST                                                       0x02a0
376#define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_CAP                                                                0x02a4
377#define cfgBIF_CFG_DEV1_RC0_PCIE_ACS_CNTL                                                               0x02a6
378
379
380// addressBlock: nbio_iohub_nb_pciedummy0_pciedummy_cfgdec
381// base address: 0x0
382#define cfgNB_PCIEDUMMY0_0_DEVICE_VENDOR_ID                                                             0x0000
383#define cfgNB_PCIEDUMMY0_0_STATUS_COMMAND                                                               0x0004
384#define cfgNB_PCIEDUMMY0_0_CLASS_CODE_REVID                                                             0x0008
385#define cfgNB_PCIEDUMMY0_0_HEADER_TYPE                                                                  0x000c
386#define cfgNB_PCIEDUMMY0_0_HEADER_TYPE_W                                                                0x0040
387
388
389// addressBlock: nbio_iohub_nb_pciedummy1_pciedummy_cfgdec
390// base address: 0x0
391#define cfgNB_PCIEDUMMY1_0_DEVICE_VENDOR_ID                                                             0x0000
392#define cfgNB_PCIEDUMMY1_0_STATUS_COMMAND                                                               0x0004
393#define cfgNB_PCIEDUMMY1_0_CLASS_CODE_REVID                                                             0x0008
394#define cfgNB_PCIEDUMMY1_0_HEADER_TYPE                                                                  0x000c
395#define cfgNB_PCIEDUMMY1_0_HEADER_TYPE_W                                                                0x0040
396
397
398// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp
399// base address: 0x0
400#define cfgVENDOR_ID                                                                                    0x0000
401#define cfgDEVICE_ID                                                                                    0x0002
402#define cfgCOMMAND                                                                                      0x0004
403#define cfgSTATUS                                                                                       0x0006
404#define cfgREVISION_ID                                                                                  0x0008
405#define cfgPROG_INTERFACE                                                                               0x0009
406#define cfgSUB_CLASS                                                                                    0x000a
407#define cfgBASE_CLASS                                                                                   0x000b
408#define cfgCACHE_LINE                                                                                   0x000c
409#define cfgLATENCY                                                                                      0x000d
410#define cfgHEADER                                                                                       0x000e
411#define cfgBIST                                                                                         0x000f
412#define cfgBASE_ADDR_1                                                                                  0x0010
413#define cfgBASE_ADDR_2                                                                                  0x0014
414#define cfgBASE_ADDR_3                                                                                  0x0018
415#define cfgBASE_ADDR_4                                                                                  0x001c
416#define cfgBASE_ADDR_5                                                                                  0x0020
417#define cfgBASE_ADDR_6                                                                                  0x0024
418#define cfgADAPTER_ID                                                                                   0x002c
419#define cfgROM_BASE_ADDR                                                                                0x0030
420#define cfgCAP_PTR                                                                                      0x0034
421#define cfgINTERRUPT_LINE                                                                               0x003c
422#define cfgINTERRUPT_PIN                                                                                0x003d
423#define cfgMIN_GRANT                                                                                    0x003e
424#define cfgMAX_LATENCY                                                                                  0x003f
425#define cfgVENDOR_CAP_LIST                                                                              0x0048
426#define cfgADAPTER_ID_W                                                                                 0x004c
427#define cfgPMI_CAP_LIST                                                                                 0x0050
428#define cfgPMI_CAP                                                                                      0x0052
429#define cfgPMI_STATUS_CNTL                                                                              0x0054
430#define cfgPCIE_CAP_LIST                                                                                0x0064
431#define cfgPCIE_CAP                                                                                     0x0066
432#define cfgDEVICE_CAP                                                                                   0x0068
433#define cfgDEVICE_CNTL                                                                                  0x006c
434#define cfgDEVICE_STATUS                                                                                0x006e
435#define cfgLINK_CAP                                                                                     0x0070
436#define cfgLINK_CNTL                                                                                    0x0074
437#define cfgLINK_STATUS                                                                                  0x0076
438#define cfgDEVICE_CAP2                                                                                  0x0088
439#define cfgDEVICE_CNTL2                                                                                 0x008c
440#define cfgDEVICE_STATUS2                                                                               0x008e
441#define cfgLINK_CAP2                                                                                    0x0090
442#define cfgLINK_CNTL2                                                                                   0x0094
443#define cfgLINK_STATUS2                                                                                 0x0096
444#define cfgSLOT_CAP2                                                                                    0x0098
445#define cfgSLOT_CNTL2                                                                                   0x009c
446#define cfgSLOT_STATUS2                                                                                 0x009e
447#define cfgMSI_CAP_LIST                                                                                 0x00a0
448#define cfgMSI_MSG_CNTL                                                                                 0x00a2
449#define cfgMSI_MSG_ADDR_LO                                                                              0x00a4
450#define cfgMSI_MSG_ADDR_HI                                                                              0x00a8
451#define cfgMSI_MSG_DATA                                                                                 0x00a8
452#define cfgMSI_MASK                                                                                     0x00ac
453#define cfgMSI_MSG_DATA_64                                                                              0x00ac
454#define cfgMSI_MASK_64                                                                                  0x00b0
455#define cfgMSI_PENDING                                                                                  0x00b0
456#define cfgMSI_PENDING_64                                                                               0x00b4
457#define cfgMSIX_CAP_LIST                                                                                0x00c0
458#define cfgMSIX_MSG_CNTL                                                                                0x00c2
459#define cfgMSIX_TABLE                                                                                   0x00c4
460#define cfgMSIX_PBA                                                                                     0x00c8
461#define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                            0x0100
462#define cfgPCIE_VENDOR_SPECIFIC_HDR                                                                     0x0104
463#define cfgPCIE_VENDOR_SPECIFIC1                                                                        0x0108
464#define cfgPCIE_VENDOR_SPECIFIC2                                                                        0x010c
465#define cfgPCIE_VC_ENH_CAP_LIST                                                                         0x0110
466#define cfgPCIE_PORT_VC_CAP_REG1                                                                        0x0114
467#define cfgPCIE_PORT_VC_CAP_REG2                                                                        0x0118
468#define cfgPCIE_PORT_VC_CNTL                                                                            0x011c
469#define cfgPCIE_PORT_VC_STATUS                                                                          0x011e
470#define cfgPCIE_VC0_RESOURCE_CAP                                                                        0x0120
471#define cfgPCIE_VC0_RESOURCE_CNTL                                                                       0x0124
472#define cfgPCIE_VC0_RESOURCE_STATUS                                                                     0x012a
473#define cfgPCIE_VC1_RESOURCE_CAP                                                                        0x012c
474#define cfgPCIE_VC1_RESOURCE_CNTL                                                                       0x0130
475#define cfgPCIE_VC1_RESOURCE_STATUS                                                                     0x0136
476#define cfgPCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                             0x0140
477#define cfgPCIE_DEV_SERIAL_NUM_DW1                                                                      0x0144
478#define cfgPCIE_DEV_SERIAL_NUM_DW2                                                                      0x0148
479#define cfgPCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                                0x0150
480#define cfgPCIE_UNCORR_ERR_STATUS                                                                       0x0154
481#define cfgPCIE_UNCORR_ERR_MASK                                                                         0x0158
482#define cfgPCIE_UNCORR_ERR_SEVERITY                                                                     0x015c
483#define cfgPCIE_CORR_ERR_STATUS                                                                         0x0160
484#define cfgPCIE_CORR_ERR_MASK                                                                           0x0164
485#define cfgPCIE_ADV_ERR_CAP_CNTL                                                                        0x0168
486#define cfgPCIE_HDR_LOG0                                                                                0x016c
487#define cfgPCIE_HDR_LOG1                                                                                0x0170
488#define cfgPCIE_HDR_LOG2                                                                                0x0174
489#define cfgPCIE_HDR_LOG3                                                                                0x0178
490#define cfgPCIE_TLP_PREFIX_LOG0                                                                         0x0188
491#define cfgPCIE_TLP_PREFIX_LOG1                                                                         0x018c
492#define cfgPCIE_TLP_PREFIX_LOG2                                                                         0x0190
493#define cfgPCIE_TLP_PREFIX_LOG3                                                                         0x0194
494#define cfgPCIE_BAR_ENH_CAP_LIST                                                                        0x0200
495#define cfgPCIE_BAR1_CAP                                                                                0x0204
496#define cfgPCIE_BAR1_CNTL                                                                               0x0208
497#define cfgPCIE_BAR2_CAP                                                                                0x020c
498#define cfgPCIE_BAR2_CNTL                                                                               0x0210
499#define cfgPCIE_BAR3_CAP                                                                                0x0214
500#define cfgPCIE_BAR3_CNTL                                                                               0x0218
501#define cfgPCIE_BAR4_CAP                                                                                0x021c
502#define cfgPCIE_BAR4_CNTL                                                                               0x0220
503#define cfgPCIE_BAR5_CAP                                                                                0x0224
504#define cfgPCIE_BAR5_CNTL                                                                               0x0228
505#define cfgPCIE_BAR6_CAP                                                                                0x022c
506#define cfgPCIE_BAR6_CNTL                                                                               0x0230
507#define cfgPCIE_PWR_BUDGET_ENH_CAP_LIST                                                                 0x0240
508#define cfgPCIE_PWR_BUDGET_DATA_SELECT                                                                  0x0244
509#define cfgPCIE_PWR_BUDGET_DATA                                                                         0x0248
510#define cfgPCIE_PWR_BUDGET_CAP                                                                          0x024c
511#define cfgPCIE_DPA_ENH_CAP_LIST                                                                        0x0250
512#define cfgPCIE_DPA_CAP                                                                                 0x0254
513#define cfgPCIE_DPA_LATENCY_INDICATOR                                                                   0x0258
514#define cfgPCIE_DPA_STATUS                                                                              0x025c
515#define cfgPCIE_DPA_CNTL                                                                                0x025e
516#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_0                                                                0x0260
517#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_1                                                                0x0261
518#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_2                                                                0x0262
519#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_3                                                                0x0263
520#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_4                                                                0x0264
521#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_5                                                                0x0265
522#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_6                                                                0x0266
523#define cfgPCIE_DPA_SUBSTATE_PWR_ALLOC_7                                                                0x0267
524#define cfgPCIE_SECONDARY_ENH_CAP_LIST                                                                  0x0270
525#define cfgPCIE_LINK_CNTL3                                                                              0x0274
526#define cfgPCIE_LANE_ERROR_STATUS                                                                       0x0278
527#define cfgPCIE_LANE_0_EQUALIZATION_CNTL                                                                0x027c
528#define cfgPCIE_LANE_1_EQUALIZATION_CNTL                                                                0x027e
529#define cfgPCIE_LANE_2_EQUALIZATION_CNTL                                                                0x0280
530#define cfgPCIE_LANE_3_EQUALIZATION_CNTL                                                                0x0282
531#define cfgPCIE_LANE_4_EQUALIZATION_CNTL                                                                0x0284
532#define cfgPCIE_LANE_5_EQUALIZATION_CNTL                                                                0x0286
533#define cfgPCIE_LANE_6_EQUALIZATION_CNTL                                                                0x0288
534#define cfgPCIE_LANE_7_EQUALIZATION_CNTL                                                                0x028a
535#define cfgPCIE_LANE_8_EQUALIZATION_CNTL                                                                0x028c
536#define cfgPCIE_LANE_9_EQUALIZATION_CNTL                                                                0x028e
537#define cfgPCIE_LANE_10_EQUALIZATION_CNTL                                                               0x0290
538#define cfgPCIE_LANE_11_EQUALIZATION_CNTL                                                               0x0292
539#define cfgPCIE_LANE_12_EQUALIZATION_CNTL                                                               0x0294
540#define cfgPCIE_LANE_13_EQUALIZATION_CNTL                                                               0x0296
541#define cfgPCIE_LANE_14_EQUALIZATION_CNTL                                                               0x0298
542#define cfgPCIE_LANE_15_EQUALIZATION_CNTL                                                               0x029a
543#define cfgPCIE_ACS_ENH_CAP_LIST                                                                        0x02a0
544#define cfgPCIE_ACS_CAP                                                                                 0x02a4
545#define cfgPCIE_ACS_CNTL                                                                                0x02a6
546#define cfgPCIE_ATS_ENH_CAP_LIST                                                                        0x02b0
547#define cfgPCIE_ATS_CAP                                                                                 0x02b4
548#define cfgPCIE_ATS_CNTL                                                                                0x02b6
549#define cfgPCIE_PAGE_REQ_ENH_CAP_LIST                                                                   0x02c0
550#define cfgPCIE_PAGE_REQ_CNTL                                                                           0x02c4
551#define cfgPCIE_PAGE_REQ_STATUS                                                                         0x02c6
552#define cfgPCIE_OUTSTAND_PAGE_REQ_CAPACITY                                                              0x02c8
553#define cfgPCIE_OUTSTAND_PAGE_REQ_ALLOC                                                                 0x02cc
554#define cfgPCIE_PASID_ENH_CAP_LIST                                                                      0x02d0
555#define cfgPCIE_PASID_CAP                                                                               0x02d4
556#define cfgPCIE_PASID_CNTL                                                                              0x02d6
557#define cfgPCIE_TPH_REQR_ENH_CAP_LIST                                                                   0x02e0
558#define cfgPCIE_TPH_REQR_CAP                                                                            0x02e4
559#define cfgPCIE_TPH_REQR_CNTL                                                                           0x02e8
560#define cfgPCIE_MC_ENH_CAP_LIST                                                                         0x02f0
561#define cfgPCIE_MC_CAP                                                                                  0x02f4
562#define cfgPCIE_MC_CNTL                                                                                 0x02f6
563#define cfgPCIE_MC_ADDR0                                                                                0x02f8
564#define cfgPCIE_MC_ADDR1                                                                                0x02fc
565#define cfgPCIE_MC_RCV0                                                                                 0x0300
566#define cfgPCIE_MC_RCV1                                                                                 0x0304
567#define cfgPCIE_MC_BLOCK_ALL0                                                                           0x0308
568#define cfgPCIE_MC_BLOCK_ALL1                                                                           0x030c
569#define cfgPCIE_MC_BLOCK_UNTRANSLATED_0                                                                 0x0310
570#define cfgPCIE_MC_BLOCK_UNTRANSLATED_1                                                                 0x0314
571#define cfgPCIE_LTR_ENH_CAP_LIST                                                                        0x0320
572#define cfgPCIE_LTR_CAP                                                                                 0x0324
573#define cfgPCIE_ARI_ENH_CAP_LIST                                                                        0x0328
574#define cfgPCIE_ARI_CAP                                                                                 0x032c
575#define cfgPCIE_ARI_CNTL                                                                                0x032e
576#define cfgPCIE_SRIOV_ENH_CAP_LIST                                                                      0x0330
577#define cfgPCIE_SRIOV_CAP                                                                               0x0334
578#define cfgPCIE_SRIOV_CONTROL                                                                           0x0338
579#define cfgPCIE_SRIOV_STATUS                                                                            0x033a
580#define cfgPCIE_SRIOV_INITIAL_VFS                                                                       0x033c
581#define cfgPCIE_SRIOV_TOTAL_VFS                                                                         0x033e
582#define cfgPCIE_SRIOV_NUM_VFS                                                                           0x0340
583#define cfgPCIE_SRIOV_FUNC_DEP_LINK                                                                     0x0342
584#define cfgPCIE_SRIOV_FIRST_VF_OFFSET                                                                   0x0344
585#define cfgPCIE_SRIOV_VF_STRIDE                                                                         0x0346
586#define cfgPCIE_SRIOV_VF_DEVICE_ID                                                                      0x034a
587#define cfgPCIE_SRIOV_SUPPORTED_PAGE_SIZE                                                               0x034c
588#define cfgPCIE_SRIOV_SYSTEM_PAGE_SIZE                                                                  0x0350
589#define cfgPCIE_SRIOV_VF_BASE_ADDR_0                                                                    0x0354
590#define cfgPCIE_SRIOV_VF_BASE_ADDR_1                                                                    0x0358
591#define cfgPCIE_SRIOV_VF_BASE_ADDR_2                                                                    0x035c
592#define cfgPCIE_SRIOV_VF_BASE_ADDR_3                                                                    0x0360
593#define cfgPCIE_SRIOV_VF_BASE_ADDR_4                                                                    0x0364
594#define cfgPCIE_SRIOV_VF_BASE_ADDR_5                                                                    0x0368
595#define cfgPCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET                                                   0x036c
596#define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                                     0x0400
597#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV                                                              0x0404
598#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW                                                 0x0408
599#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE                                                  0x040c
600#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS                                                  0x0410
601#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL                                                0x0414
602#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0                                                0x0418
603#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1                                                0x041c
604#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2                                                0x0420
605#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT                                                      0x0424
606#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB                                                     0x0428
607#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS                                                      0x042c
608#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB                                                       0x0430
609#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB                                                       0x0434
610#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB                                                       0x0438
611#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB                                                       0x043c
612#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB                                                       0x0440
613#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB                                                       0x0444
614#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB                                                       0x0448
615#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB                                                       0x044c
616#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB                                                       0x0450
617#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB                                                       0x0454
618#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB                                                      0x0458
619#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB                                                      0x045c
620#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB                                                      0x0460
621#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB                                                      0x0464
622#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB                                                      0x0468
623#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB                                                      0x046c
624#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0                                                   0x0470
625#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1                                                   0x0474
626#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2                                                   0x0478
627#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3                                                   0x047c
628#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4                                                   0x0480
629#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5                                                   0x0484
630#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6                                                   0x0488
631#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7                                                   0x048c
632#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8                                                   0x0490
633#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0                                                   0x04a0
634#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1                                                   0x04a4
635#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2                                                   0x04a8
636#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3                                                   0x04ac
637#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4                                                   0x04b0
638#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5                                                   0x04b4
639#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6                                                   0x04b8
640#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7                                                   0x04bc
641#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8                                                   0x04c0
642#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0                                                   0x04d0
643#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1                                                   0x04d4
644#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2                                                   0x04d8
645#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3                                                   0x04dc
646#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4                                                   0x04e0
647#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5                                                   0x04e4
648#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6                                                   0x04e8
649#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7                                                   0x04ec
650#define cfgPCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8                                                   0x04f0
651//#define cfgBIF_CFG_DEV0_EPF0_VENDOR_ID                                                                  0x0000
652//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_ID                                                                  0x0002
653//#define cfgBIF_CFG_DEV0_EPF0_COMMAND                                                                    0x0004
654//#define cfgBIF_CFG_DEV0_EPF0_STATUS                                                                     0x0006
655//#define cfgBIF_CFG_DEV0_EPF0_REVISION_ID                                                                0x0008
656//#define cfgBIF_CFG_DEV0_EPF0_PROG_INTERFACE                                                             0x0009
657//#define cfgBIF_CFG_DEV0_EPF0_SUB_CLASS                                                                  0x000a
658//#define cfgBIF_CFG_DEV0_EPF0_BASE_CLASS                                                                 0x000b
659//#define cfgBIF_CFG_DEV0_EPF0_CACHE_LINE                                                                 0x000c
660//#define cfgBIF_CFG_DEV0_EPF0_LATENCY                                                                    0x000d
661//#define cfgBIF_CFG_DEV0_EPF0_HEADER                                                                     0x000e
662//#define cfgBIF_CFG_DEV0_EPF0_BIST                                                                       0x000f
663//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_1                                                                0x0010
664//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_2                                                                0x0014
665//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_3                                                                0x0018
666//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_4                                                                0x001c
667//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_5                                                                0x0020
668//#define cfgBIF_CFG_DEV0_EPF0_BASE_ADDR_6                                                                0x0024
669//#define cfgBIF_CFG_DEV0_EPF0_ADAPTER_ID                                                                 0x002c
670//#define cfgBIF_CFG_DEV0_EPF0_ROM_BASE_ADDR                                                              0x0030
671//#define cfgBIF_CFG_DEV0_EPF0_CAP_PTR                                                                    0x0034
672//#define cfgBIF_CFG_DEV0_EPF0_INTERRUPT_LINE                                                             0x003c
673//#define cfgBIF_CFG_DEV0_EPF0_INTERRUPT_PIN                                                              0x003d
674//#define cfgBIF_CFG_DEV0_EPF0_MIN_GRANT                                                                  0x003e
675//#define cfgBIF_CFG_DEV0_EPF0_MAX_LATENCY                                                                0x003f
676//#define cfgBIF_CFG_DEV0_EPF0_VENDOR_CAP_LIST                                                            0x0048
677//#define cfgBIF_CFG_DEV0_EPF0_ADAPTER_ID_W                                                               0x004c
678//#define cfgBIF_CFG_DEV0_EPF0_PMI_CAP_LIST                                                               0x0050
679//#define cfgBIF_CFG_DEV0_EPF0_PMI_CAP                                                                    0x0052
680//#define cfgBIF_CFG_DEV0_EPF0_PMI_STATUS_CNTL                                                            0x0054
681//#define cfgBIF_CFG_DEV0_EPF0_PCIE_CAP_LIST                                                              0x0064
682//#define cfgBIF_CFG_DEV0_EPF0_PCIE_CAP                                                                   0x0066
683//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CAP                                                                 0x0068
684//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CNTL                                                                0x006c
685//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_STATUS                                                              0x006e
686//#define cfgBIF_CFG_DEV0_EPF0_LINK_CAP                                                                   0x0070
687//#define cfgBIF_CFG_DEV0_EPF0_LINK_CNTL                                                                  0x0074
688//#define cfgBIF_CFG_DEV0_EPF0_LINK_STATUS                                                                0x0076
689//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CAP2                                                                0x0088
690//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_CNTL2                                                               0x008c
691//#define cfgBIF_CFG_DEV0_EPF0_DEVICE_STATUS2                                                             0x008e
692//#define cfgBIF_CFG_DEV0_EPF0_LINK_CAP2                                                                  0x0090
693//#define cfgBIF_CFG_DEV0_EPF0_LINK_CNTL2                                                                 0x0094
694//#define cfgBIF_CFG_DEV0_EPF0_LINK_STATUS2                                                               0x0096
695//#define cfgBIF_CFG_DEV0_EPF0_SLOT_CAP2                                                                  0x0098
696//#define cfgBIF_CFG_DEV0_EPF0_SLOT_CNTL2                                                                 0x009c
697//#define cfgBIF_CFG_DEV0_EPF0_SLOT_STATUS2                                                               0x009e
698//#define cfgBIF_CFG_DEV0_EPF0_MSI_CAP_LIST                                                               0x00a0
699//#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_CNTL                                                               0x00a2
700//#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_LO                                                            0x00a4
701//#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_ADDR_HI                                                            0x00a8
702//#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_DATA                                                               0x00a8
703//#define cfgBIF_CFG_DEV0_EPF0_MSI_MASK                                                                   0x00ac
704//#define cfgBIF_CFG_DEV0_EPF0_MSI_MSG_DATA_64                                                            0x00ac
705//#define cfgBIF_CFG_DEV0_EPF0_MSI_MASK_64                                                                0x00b0
706//#define cfgBIF_CFG_DEV0_EPF0_MSI_PENDING                                                                0x00b0
707//#define cfgBIF_CFG_DEV0_EPF0_MSI_PENDING_64                                                             0x00b4
708//#define cfgBIF_CFG_DEV0_EPF0_MSIX_CAP_LIST                                                              0x00c0
709//#define cfgBIF_CFG_DEV0_EPF0_MSIX_MSG_CNTL                                                              0x00c2
710//#define cfgBIF_CFG_DEV0_EPF0_MSIX_TABLE                                                                 0x00c4
711//#define cfgBIF_CFG_DEV0_EPF0_MSIX_PBA                                                                   0x00c8
712//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                          0x0100
713//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR                                                   0x0104
714//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC1                                                      0x0108
715//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC2                                                      0x010c
716//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC_ENH_CAP_LIST                                                       0x0110
717//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG1                                                      0x0114
718//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CAP_REG2                                                      0x0118
719//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_CNTL                                                          0x011c
720//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PORT_VC_STATUS                                                        0x011e
721//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CAP                                                      0x0120
722//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_CNTL                                                     0x0124
723//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC0_RESOURCE_STATUS                                                   0x012a
724//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CAP                                                      0x012c
725//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_CNTL                                                     0x0130
726//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VC1_RESOURCE_STATUS                                                   0x0136
727//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                           0x0140
728//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW1                                                    0x0144
729//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DEV_SERIAL_NUM_DW2                                                    0x0148
730//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                              0x0150
731//#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_STATUS                                                     0x0154
732//#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_MASK                                                       0x0158
733//#define cfgBIF_CFG_DEV0_EPF0_PCIE_UNCORR_ERR_SEVERITY                                                   0x015c
734//#define cfgBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_STATUS                                                       0x0160
735//#define cfgBIF_CFG_DEV0_EPF0_PCIE_CORR_ERR_MASK                                                         0x0164
736//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ADV_ERR_CAP_CNTL                                                      0x0168
737//#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG0                                                              0x016c
738//#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG1                                                              0x0170
739//#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG2                                                              0x0174
740//#define cfgBIF_CFG_DEV0_EPF0_PCIE_HDR_LOG3                                                              0x0178
741//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG0                                                       0x0188
742//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG1                                                       0x018c
743//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG2                                                       0x0190
744//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TLP_PREFIX_LOG3                                                       0x0194
745//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR_ENH_CAP_LIST                                                      0x0200
746//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR1_CAP                                                              0x0204
747//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR1_CNTL                                                             0x0208
748//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR2_CAP                                                              0x020c
749//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR2_CNTL                                                             0x0210
750//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR3_CAP                                                              0x0214
751//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR3_CNTL                                                             0x0218
752//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR4_CAP                                                              0x021c
753//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR4_CNTL                                                             0x0220
754//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR5_CAP                                                              0x0224
755//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR5_CNTL                                                             0x0228
756//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR6_CAP                                                              0x022c
757//#define cfgBIF_CFG_DEV0_EPF0_PCIE_BAR6_CNTL                                                             0x0230
758//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                               0x0240
759//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA_SELECT                                                0x0244
760//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_DATA                                                       0x0248
761//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PWR_BUDGET_CAP                                                        0x024c
762//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_ENH_CAP_LIST                                                      0x0250
763//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_CAP                                                               0x0254
764//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_LATENCY_INDICATOR                                                 0x0258
765//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_STATUS                                                            0x025c
766//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_CNTL                                                              0x025e
767//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                              0x0260
768//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                              0x0261
769//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                              0x0262
770//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                              0x0263
771//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                              0x0264
772//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                              0x0265
773//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                              0x0266
774//#define cfgBIF_CFG_DEV0_EPF0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                              0x0267
775//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SECONDARY_ENH_CAP_LIST                                                0x0270
776//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LINK_CNTL3                                                            0x0274
777//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_ERROR_STATUS                                                     0x0278
778//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_0_EQUALIZATION_CNTL                                              0x027c
779//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_1_EQUALIZATION_CNTL                                              0x027e
780//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_2_EQUALIZATION_CNTL                                              0x0280
781//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_3_EQUALIZATION_CNTL                                              0x0282
782//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_4_EQUALIZATION_CNTL                                              0x0284
783//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_5_EQUALIZATION_CNTL                                              0x0286
784//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_6_EQUALIZATION_CNTL                                              0x0288
785//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_7_EQUALIZATION_CNTL                                              0x028a
786//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_8_EQUALIZATION_CNTL                                              0x028c
787//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_9_EQUALIZATION_CNTL                                              0x028e
788//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_10_EQUALIZATION_CNTL                                             0x0290
789//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_11_EQUALIZATION_CNTL                                             0x0292
790//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_12_EQUALIZATION_CNTL                                             0x0294
791//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_13_EQUALIZATION_CNTL                                             0x0296
792//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_14_EQUALIZATION_CNTL                                             0x0298
793//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LANE_15_EQUALIZATION_CNTL                                             0x029a
794//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_ENH_CAP_LIST                                                      0x02a0
795//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_CAP                                                               0x02a4
796//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ACS_CNTL                                                              0x02a6
797//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_ENH_CAP_LIST                                                      0x02b0
798//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_CAP                                                               0x02b4
799//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ATS_CNTL                                                              0x02b6
800//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_ENH_CAP_LIST                                                 0x02c0
801//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_CNTL                                                         0x02c4
802//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PAGE_REQ_STATUS                                                       0x02c6
803//#define cfgBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY                                            0x02c8
804//#define cfgBIF_CFG_DEV0_EPF0_PCIE_OUTSTAND_PAGE_REQ_ALLOC                                               0x02cc
805//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_ENH_CAP_LIST                                                    0x02d0
806//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_CAP                                                             0x02d4
807//#define cfgBIF_CFG_DEV0_EPF0_PCIE_PASID_CNTL                                                            0x02d6
808//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_ENH_CAP_LIST                                                 0x02e0
809//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_CAP                                                          0x02e4
810//#define cfgBIF_CFG_DEV0_EPF0_PCIE_TPH_REQR_CNTL                                                         0x02e8
811//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ENH_CAP_LIST                                                       0x02f0
812//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_CAP                                                                0x02f4
813//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_CNTL                                                               0x02f6
814//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR0                                                              0x02f8
815//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_ADDR1                                                              0x02fc
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817//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_RCV1                                                               0x0304
818//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL0                                                         0x0308
819//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_ALL1                                                         0x030c
820//#define cfgBIF_CFG_DEV0_EPF0_PCIE_MC_BLOCK_UNTRANSLATED_0                                               0x0310
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822//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LTR_ENH_CAP_LIST                                                      0x0320
823//#define cfgBIF_CFG_DEV0_EPF0_PCIE_LTR_CAP                                                               0x0324
824//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_ENH_CAP_LIST                                                      0x0328
825//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_CAP                                                               0x032c
826//#define cfgBIF_CFG_DEV0_EPF0_PCIE_ARI_CNTL                                                              0x032e
827//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_ENH_CAP_LIST                                                    0x0330
828//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CAP                                                             0x0334
829//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_CONTROL                                                         0x0338
830//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_STATUS                                                          0x033a
831//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_INITIAL_VFS                                                     0x033c
832//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_TOTAL_VFS                                                       0x033e
833//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_NUM_VFS                                                         0x0340
834//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FUNC_DEP_LINK                                                   0x0342
835//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_FIRST_VF_OFFSET                                                 0x0344
836//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_STRIDE                                                       0x0346
837//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_DEVICE_ID                                                    0x034a
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839//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                                0x0350
840//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_0                                                  0x0354
841//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_1                                                  0x0358
842//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_2                                                  0x035c
843//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_3                                                  0x0360
844//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_4                                                  0x0364
845//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_BASE_ADDR_5                                                  0x0368
846//#define cfgBIF_CFG_DEV0_EPF0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET                                 0x036c
847//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                   0x0400
848//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV                                            0x0404
849//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW                               0x0408
850//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE                                0x040c
851//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS                                0x0410
852//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL                              0x0414
853//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0                              0x0418
854//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1                              0x041c
855//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2                              0x0420
856//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT                                    0x0424
857//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB                                   0x0428
858//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS                                    0x042c
859//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB                                     0x0430
860//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB                                     0x0434
861//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB                                     0x0438
862//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB                                     0x043c
863//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB                                     0x0440
864//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB                                     0x0444
865//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB                                     0x0448
866//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB                                     0x044c
867//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB                                     0x0450
868//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB                                     0x0454
869//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB                                    0x0458
870//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB                                    0x045c
871//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB                                    0x0460
872//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB                                    0x0464
873//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB                                    0x0468
874//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB                                    0x046c
875//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0                                 0x0470
876//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1                                 0x0474
877//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2                                 0x0478
878//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3                                 0x047c
879//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4                                 0x0480
880//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5                                 0x0484
881//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6                                 0x0488
882//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7                                 0x048c
883//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8                                 0x0490
884//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0                                 0x04a0
885//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1                                 0x04a4
886//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2                                 0x04a8
887//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3                                 0x04ac
888//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4                                 0x04b0
889//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5                                 0x04b4
890//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6                                 0x04b8
891//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7                                 0x04bc
892//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8                                 0x04c0
893//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0                                 0x04d0
894//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1                                 0x04d4
895//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2                                 0x04d8
896//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3                                 0x04dc
897//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4                                 0x04e0
898//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5                                 0x04e4
899//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6                                 0x04e8
900//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7                                 0x04ec
901//#define cfgBIF_CFG_DEV0_EPF0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8                                 0x04f0
902
903
904// addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp
905// base address: 0x0
906#define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_ID                                                                0x0000
907#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_ID                                                                0x0002
908#define cfgBIF_CFG_DEV0_EPF1_0_COMMAND                                                                  0x0004
909#define cfgBIF_CFG_DEV0_EPF1_0_STATUS                                                                   0x0006
910#define cfgBIF_CFG_DEV0_EPF1_0_REVISION_ID                                                              0x0008
911#define cfgBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE                                                           0x0009
912#define cfgBIF_CFG_DEV0_EPF1_0_SUB_CLASS                                                                0x000a
913#define cfgBIF_CFG_DEV0_EPF1_0_BASE_CLASS                                                               0x000b
914#define cfgBIF_CFG_DEV0_EPF1_0_CACHE_LINE                                                               0x000c
915#define cfgBIF_CFG_DEV0_EPF1_0_LATENCY                                                                  0x000d
916#define cfgBIF_CFG_DEV0_EPF1_0_HEADER                                                                   0x000e
917#define cfgBIF_CFG_DEV0_EPF1_0_BIST                                                                     0x000f
918#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1                                                              0x0010
919#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2                                                              0x0014
920#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3                                                              0x0018
921#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4                                                              0x001c
922#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5                                                              0x0020
923#define cfgBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6                                                              0x0024
924#define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID                                                               0x002c
925#define cfgBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR                                                            0x0030
926#define cfgBIF_CFG_DEV0_EPF1_0_CAP_PTR                                                                  0x0034
927#define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE                                                           0x003c
928#define cfgBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN                                                            0x003d
929#define cfgBIF_CFG_DEV0_EPF1_0_MIN_GRANT                                                                0x003e
930#define cfgBIF_CFG_DEV0_EPF1_0_MAX_LATENCY                                                              0x003f
931#define cfgBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST                                                          0x0048
932#define cfgBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W                                                             0x004c
933#define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST                                                             0x0050
934#define cfgBIF_CFG_DEV0_EPF1_0_PMI_CAP                                                                  0x0052
935#define cfgBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL                                                          0x0054
936#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST                                                            0x0064
937#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CAP                                                                 0x0066
938#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP                                                               0x0068
939#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL                                                              0x006c
940#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS                                                            0x006e
941#define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP                                                                 0x0070
942#define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL                                                                0x0074
943#define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS                                                              0x0076
944#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2                                                              0x0088
945#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2                                                             0x008c
946#define cfgBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2                                                           0x008e
947#define cfgBIF_CFG_DEV0_EPF1_0_LINK_CAP2                                                                0x0090
948#define cfgBIF_CFG_DEV0_EPF1_0_LINK_CNTL2                                                               0x0094
949#define cfgBIF_CFG_DEV0_EPF1_0_LINK_STATUS2                                                             0x0096
950#define cfgBIF_CFG_DEV0_EPF1_0_SLOT_CAP2                                                                0x0098
951#define cfgBIF_CFG_DEV0_EPF1_0_SLOT_CNTL2                                                               0x009c
952#define cfgBIF_CFG_DEV0_EPF1_0_SLOT_STATUS2                                                             0x009e
953#define cfgBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST                                                             0x00a0
954#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL                                                             0x00a2
955#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO                                                          0x00a4
956#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI                                                          0x00a8
957#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA                                                             0x00a8
958#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK                                                                 0x00ac
959#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64                                                          0x00ac
960#define cfgBIF_CFG_DEV0_EPF1_0_MSI_MASK_64                                                              0x00b0
961#define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING                                                              0x00b0
962#define cfgBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64                                                           0x00b4
963#define cfgBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST                                                            0x00c0
964#define cfgBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL                                                            0x00c2
965#define cfgBIF_CFG_DEV0_EPF1_0_MSIX_TABLE                                                               0x00c4
966#define cfgBIF_CFG_DEV0_EPF1_0_MSIX_PBA                                                                 0x00c8
967#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x0100
968#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x0104
969#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1                                                    0x0108
970#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2                                                    0x010c
971#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC_ENH_CAP_LIST                                                     0x0110
972#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG1                                                    0x0114
973#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CAP_REG2                                                    0x0118
974#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_CNTL                                                        0x011c
975#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PORT_VC_STATUS                                                      0x011e
976#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CAP                                                    0x0120
977#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_CNTL                                                   0x0124
978#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC0_RESOURCE_STATUS                                                 0x012a
979#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CAP                                                    0x012c
980#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_CNTL                                                   0x0130
981#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VC1_RESOURCE_STATUS                                                 0x0136
982#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                         0x0140
983#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1                                                  0x0144
984#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2                                                  0x0148
985#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x0150
986#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS                                                   0x0154
987#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK                                                     0x0158
988#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x015c
989#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS                                                     0x0160
990#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK                                                       0x0164
991#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x0168
992#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0                                                            0x016c
993#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1                                                            0x0170
994#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2                                                            0x0174
995#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3                                                            0x0178
996#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0                                                     0x0188
997#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1                                                     0x018c
998#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2                                                     0x0190
999#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3                                                     0x0194
1000#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST                                                    0x0200
1001#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP                                                            0x0204
1002#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL                                                           0x0208
1003#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP                                                            0x020c
1004#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL                                                           0x0210
1005#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP                                                            0x0214
1006#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL                                                           0x0218
1007#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP                                                            0x021c
1008#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL                                                           0x0220
1009#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP                                                            0x0224
1010#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL                                                           0x0228
1011#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP                                                            0x022c
1012#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL                                                           0x0230
1013#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x0240
1014#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x0244
1015#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA                                                     0x0248
1016#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP                                                      0x024c
1017#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST                                                    0x0250
1018#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP                                                             0x0254
1019#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR                                               0x0258
1020#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS                                                          0x025c
1021#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL                                                            0x025e
1022#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x0260
1023#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x0261
1024#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x0262
1025#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x0263
1026#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x0264
1027#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x0265
1028#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x0266
1029#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x0267
1030#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST                                              0x0270
1031#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3                                                          0x0274
1032#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS                                                   0x0278
1033#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x027c
1034#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x027e
1035#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x0280
1036#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x0282
1037#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x0284
1038#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x0286
1039#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x0288
1040#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x028a
1041#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x028c
1042#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x028e
1043#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x0290
1044#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x0292
1045#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x0294
1046#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x0296
1047#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x0298
1048#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x029a
1049#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST                                                    0x02a0
1050#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP                                                             0x02a4
1051#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL                                                            0x02a6
1052#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST                                                    0x02b0
1053#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP                                                             0x02b4
1054#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL                                                            0x02b6
1055#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST                                               0x02c0
1056#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL                                                       0x02c4
1057#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS                                                     0x02c6
1058#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY                                          0x02c8
1059#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC                                             0x02cc
1060#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST                                                  0x02d0
1061#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP                                                           0x02d4
1062#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL                                                          0x02d6
1063#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_ENH_CAP_LIST                                               0x02e0
1064#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CAP                                                        0x02e4
1065#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_TPH_REQR_CNTL                                                       0x02e8
1066#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST                                                     0x02f0
1067#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP                                                              0x02f4
1068#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL                                                             0x02f6
1069#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0                                                            0x02f8
1070#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1                                                            0x02fc
1071#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0                                                             0x0300
1072#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1                                                             0x0304
1073#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0                                                       0x0308
1074#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1                                                       0x030c
1075#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                             0x0310
1076#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                             0x0314
1077#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST                                                    0x0320
1078#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP                                                             0x0324
1079#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST                                                    0x0328
1080#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP                                                             0x032c
1081#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL                                                            0x032e
1082#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST                                                  0x0330
1083#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP                                                           0x0334
1084#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL                                                       0x0338
1085#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS                                                        0x033a
1086#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS                                                   0x033c
1087#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS                                                     0x033e
1088#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS                                                       0x0340
1089#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK                                                 0x0342
1090#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET                                               0x0344
1091#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE                                                     0x0346
1092#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID                                                  0x034a
1093#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE                                           0x034c
1094#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                              0x0350
1095#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0                                                0x0354
1096#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1                                                0x0358
1097#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2                                                0x035c
1098#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3                                                0x0360
1099#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4                                                0x0364
1100#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5                                                0x0368
1101#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_MIGRATION_STATE_ARRAY_OFFSET                               0x036c
1102#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                 0x0400
1103#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV                                          0x0404
1104#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_SRIOV_SHADOW                             0x0408
1105#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_ENABLE                              0x040c
1106#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_INTR_STATUS                              0x0410
1107#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_RESET_CONTROL                            0x0414
1108#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW0                            0x0418
1109#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW1                            0x041c
1110#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_HVVM_MBOX_DW2                            0x0420
1111#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_CONTEXT                                  0x0424
1112#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_TOTAL_FB                                 0x0428
1113#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_OFFSETS                                  0x042c
1114#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF0_FB                                   0x0430
1115#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF1_FB                                   0x0434
1116#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF2_FB                                   0x0438
1117#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF3_FB                                   0x043c
1118#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF4_FB                                   0x0440
1119#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF5_FB                                   0x0444
1120#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF6_FB                                   0x0448
1121#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF7_FB                                   0x044c
1122#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF8_FB                                   0x0450
1123#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF9_FB                                   0x0454
1124#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF10_FB                                  0x0458
1125#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF11_FB                                  0x045c
1126#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF12_FB                                  0x0460
1127#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF13_FB                                  0x0464
1128#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF14_FB                                  0x0468
1129#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VF15_FB                                  0x046c
1130#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW0                               0x0470
1131#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW1                               0x0474
1132#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW2                               0x0478
1133#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW3                               0x047c
1134#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW4                               0x0480
1135#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW5                               0x0484
1136#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW6                               0x0488
1137#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW7                               0x048c
1138#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_UVDSCH_DW8                               0x0490
1139#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW0                               0x04a0
1140#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW1                               0x04a4
1141#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW2                               0x04a8
1142#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW3                               0x04ac
1143#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW4                               0x04b0
1144#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW5                               0x04b4
1145#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW6                               0x04b8
1146#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW7                               0x04bc
1147#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_VCESCH_DW8                               0x04c0
1148#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW0                               0x04d0
1149#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW1                               0x04d4
1150#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW2                               0x04d8
1151#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW3                               0x04dc
1152#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW4                               0x04e0
1153#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW5                               0x04e4
1154#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW6                               0x04e8
1155#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW7                               0x04ec
1156#define cfgBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_GPUIOV_GFXSCH_DW8                               0x04f0
1157
1158
1159// addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp
1160// base address: 0x0
1161#define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_ID                                                                0x0000
1162#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_ID                                                                0x0002
1163#define cfgBIF_CFG_DEV0_EPF2_0_COMMAND                                                                  0x0004
1164#define cfgBIF_CFG_DEV0_EPF2_0_STATUS                                                                   0x0006
1165#define cfgBIF_CFG_DEV0_EPF2_0_REVISION_ID                                                              0x0008
1166#define cfgBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE                                                           0x0009
1167#define cfgBIF_CFG_DEV0_EPF2_0_SUB_CLASS                                                                0x000a
1168#define cfgBIF_CFG_DEV0_EPF2_0_BASE_CLASS                                                               0x000b
1169#define cfgBIF_CFG_DEV0_EPF2_0_CACHE_LINE                                                               0x000c
1170#define cfgBIF_CFG_DEV0_EPF2_0_LATENCY                                                                  0x000d
1171#define cfgBIF_CFG_DEV0_EPF2_0_HEADER                                                                   0x000e
1172#define cfgBIF_CFG_DEV0_EPF2_0_BIST                                                                     0x000f
1173#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1                                                              0x0010
1174#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2                                                              0x0014
1175#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3                                                              0x0018
1176#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4                                                              0x001c
1177#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5                                                              0x0020
1178#define cfgBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6                                                              0x0024
1179#define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID                                                               0x002c
1180#define cfgBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR                                                            0x0030
1181#define cfgBIF_CFG_DEV0_EPF2_0_CAP_PTR                                                                  0x0034
1182#define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE                                                           0x003c
1183#define cfgBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN                                                            0x003d
1184#define cfgBIF_CFG_DEV0_EPF2_0_MIN_GRANT                                                                0x003e
1185#define cfgBIF_CFG_DEV0_EPF2_0_MAX_LATENCY                                                              0x003f
1186#define cfgBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST                                                          0x0048
1187#define cfgBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W                                                             0x004c
1188#define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST                                                             0x0050
1189#define cfgBIF_CFG_DEV0_EPF2_0_PMI_CAP                                                                  0x0052
1190#define cfgBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL                                                          0x0054
1191#define cfgBIF_CFG_DEV0_EPF2_0_SBRN                                                                     0x0060
1192#define cfgBIF_CFG_DEV0_EPF2_0_FLADJ                                                                    0x0061
1193#define cfgBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD                                                             0x0062
1194#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST                                                            0x0064
1195#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CAP                                                                 0x0066
1196#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP                                                               0x0068
1197#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL                                                              0x006c
1198#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS                                                            0x006e
1199#define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP                                                                 0x0070
1200#define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL                                                                0x0074
1201#define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS                                                              0x0076
1202#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2                                                              0x0088
1203#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2                                                             0x008c
1204#define cfgBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2                                                           0x008e
1205#define cfgBIF_CFG_DEV0_EPF2_0_LINK_CAP2                                                                0x0090
1206#define cfgBIF_CFG_DEV0_EPF2_0_LINK_CNTL2                                                               0x0094
1207#define cfgBIF_CFG_DEV0_EPF2_0_LINK_STATUS2                                                             0x0096
1208#define cfgBIF_CFG_DEV0_EPF2_0_SLOT_CAP2                                                                0x0098
1209#define cfgBIF_CFG_DEV0_EPF2_0_SLOT_CNTL2                                                               0x009c
1210#define cfgBIF_CFG_DEV0_EPF2_0_SLOT_STATUS2                                                             0x009e
1211#define cfgBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST                                                             0x00a0
1212#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL                                                             0x00a2
1213#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO                                                          0x00a4
1214#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI                                                          0x00a8
1215#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA                                                             0x00a8
1216#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK                                                                 0x00ac
1217#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64                                                          0x00ac
1218#define cfgBIF_CFG_DEV0_EPF2_0_MSI_MASK_64                                                              0x00b0
1219#define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING                                                              0x00b0
1220#define cfgBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64                                                           0x00b4
1221#define cfgBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST                                                            0x00c0
1222#define cfgBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL                                                            0x00c2
1223#define cfgBIF_CFG_DEV0_EPF2_0_MSIX_TABLE                                                               0x00c4
1224#define cfgBIF_CFG_DEV0_EPF2_0_MSIX_PBA                                                                 0x00c8
1225#define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_0                                                               0x00d0
1226#define cfgBIF_CFG_DEV0_EPF2_0_SATA_CAP_1                                                               0x00d4
1227#define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX                                                           0x00d8
1228#define cfgBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA                                                            0x00dc
1229#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x0100
1230#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x0104
1231#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1                                                    0x0108
1232#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2                                                    0x010c
1233#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x0150
1234#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS                                                   0x0154
1235#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK                                                     0x0158
1236#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x015c
1237#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS                                                     0x0160
1238#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK                                                       0x0164
1239#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x0168
1240#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0                                                            0x016c
1241#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1                                                            0x0170
1242#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2                                                            0x0174
1243#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3                                                            0x0178
1244#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0                                                     0x0188
1245#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1                                                     0x018c
1246#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2                                                     0x0190
1247#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3                                                     0x0194
1248#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST                                                    0x0200
1249#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP                                                            0x0204
1250#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL                                                           0x0208
1251#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP                                                            0x020c
1252#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL                                                           0x0210
1253#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP                                                            0x0214
1254#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL                                                           0x0218
1255#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP                                                            0x021c
1256#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL                                                           0x0220
1257#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP                                                            0x0224
1258#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL                                                           0x0228
1259#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP                                                            0x022c
1260#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL                                                           0x0230
1261#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x0240
1262#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x0244
1263#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA                                                     0x0248
1264#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP                                                      0x024c
1265#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST                                                    0x0250
1266#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP                                                             0x0254
1267#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR                                               0x0258
1268#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS                                                          0x025c
1269#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL                                                            0x025e
1270#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x0260
1271#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x0261
1272#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x0262
1273#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x0263
1274#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x0264
1275#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x0265
1276#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x0266
1277#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x0267
1278#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST                                                    0x02a0
1279#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP                                                             0x02a4
1280#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL                                                            0x02a6
1281#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST                                                    0x0328
1282#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP                                                             0x032c
1283#define cfgBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL                                                            0x032e
1284
1285
1286// addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp
1287// base address: 0x0
1288#define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_ID                                                                0x0000
1289#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_ID                                                                0x0002
1290#define cfgBIF_CFG_DEV0_EPF3_0_COMMAND                                                                  0x0004
1291#define cfgBIF_CFG_DEV0_EPF3_0_STATUS                                                                   0x0006
1292#define cfgBIF_CFG_DEV0_EPF3_0_REVISION_ID                                                              0x0008
1293#define cfgBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE                                                           0x0009
1294#define cfgBIF_CFG_DEV0_EPF3_0_SUB_CLASS                                                                0x000a
1295#define cfgBIF_CFG_DEV0_EPF3_0_BASE_CLASS                                                               0x000b
1296#define cfgBIF_CFG_DEV0_EPF3_0_CACHE_LINE                                                               0x000c
1297#define cfgBIF_CFG_DEV0_EPF3_0_LATENCY                                                                  0x000d
1298#define cfgBIF_CFG_DEV0_EPF3_0_HEADER                                                                   0x000e
1299#define cfgBIF_CFG_DEV0_EPF3_0_BIST                                                                     0x000f
1300#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1                                                              0x0010
1301#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2                                                              0x0014
1302#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3                                                              0x0018
1303#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4                                                              0x001c
1304#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5                                                              0x0020
1305#define cfgBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6                                                              0x0024
1306#define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID                                                               0x002c
1307#define cfgBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR                                                            0x0030
1308#define cfgBIF_CFG_DEV0_EPF3_0_CAP_PTR                                                                  0x0034
1309#define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE                                                           0x003c
1310#define cfgBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN                                                            0x003d
1311#define cfgBIF_CFG_DEV0_EPF3_0_MIN_GRANT                                                                0x003e
1312#define cfgBIF_CFG_DEV0_EPF3_0_MAX_LATENCY                                                              0x003f
1313#define cfgBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST                                                          0x0048
1314#define cfgBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W                                                             0x004c
1315#define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST                                                             0x0050
1316#define cfgBIF_CFG_DEV0_EPF3_0_PMI_CAP                                                                  0x0052
1317#define cfgBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL                                                          0x0054
1318#define cfgBIF_CFG_DEV0_EPF3_0_SBRN                                                                     0x0060
1319#define cfgBIF_CFG_DEV0_EPF3_0_FLADJ                                                                    0x0061
1320#define cfgBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD                                                             0x0062
1321#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST                                                            0x0064
1322#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CAP                                                                 0x0066
1323#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP                                                               0x0068
1324#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL                                                              0x006c
1325#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS                                                            0x006e
1326#define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP                                                                 0x0070
1327#define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL                                                                0x0074
1328#define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS                                                              0x0076
1329#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2                                                              0x0088
1330#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2                                                             0x008c
1331#define cfgBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2                                                           0x008e
1332#define cfgBIF_CFG_DEV0_EPF3_0_LINK_CAP2                                                                0x0090
1333#define cfgBIF_CFG_DEV0_EPF3_0_LINK_CNTL2                                                               0x0094
1334#define cfgBIF_CFG_DEV0_EPF3_0_LINK_STATUS2                                                             0x0096
1335#define cfgBIF_CFG_DEV0_EPF3_0_SLOT_CAP2                                                                0x0098
1336#define cfgBIF_CFG_DEV0_EPF3_0_SLOT_CNTL2                                                               0x009c
1337#define cfgBIF_CFG_DEV0_EPF3_0_SLOT_STATUS2                                                             0x009e
1338#define cfgBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST                                                             0x00a0
1339#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL                                                             0x00a2
1340#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO                                                          0x00a4
1341#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI                                                          0x00a8
1342#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA                                                             0x00a8
1343#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK                                                                 0x00ac
1344#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64                                                          0x00ac
1345#define cfgBIF_CFG_DEV0_EPF3_0_MSI_MASK_64                                                              0x00b0
1346#define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING                                                              0x00b0
1347#define cfgBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64                                                           0x00b4
1348#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST                                                            0x00c0
1349#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL                                                            0x00c2
1350#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_TABLE                                                               0x00c4
1351#define cfgBIF_CFG_DEV0_EPF3_0_MSIX_PBA                                                                 0x00c8
1352#define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_0                                                               0x00d0
1353#define cfgBIF_CFG_DEV0_EPF3_0_SATA_CAP_1                                                               0x00d4
1354#define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX                                                           0x00d8
1355#define cfgBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA                                                            0x00dc
1356#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x0100
1357#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x0104
1358#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1                                                    0x0108
1359#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2                                                    0x010c
1360#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x0150
1361#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS                                                   0x0154
1362#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK                                                     0x0158
1363#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x015c
1364#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS                                                     0x0160
1365#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK                                                       0x0164
1366#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x0168
1367#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0                                                            0x016c
1368#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1                                                            0x0170
1369#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2                                                            0x0174
1370#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3                                                            0x0178
1371#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0                                                     0x0188
1372#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1                                                     0x018c
1373#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2                                                     0x0190
1374#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3                                                     0x0194
1375#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST                                                    0x0200
1376#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP                                                            0x0204
1377#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL                                                           0x0208
1378#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP                                                            0x020c
1379#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL                                                           0x0210
1380#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP                                                            0x0214
1381#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL                                                           0x0218
1382#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP                                                            0x021c
1383#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL                                                           0x0220
1384#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP                                                            0x0224
1385#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL                                                           0x0228
1386#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP                                                            0x022c
1387#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL                                                           0x0230
1388#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x0240
1389#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x0244
1390#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA                                                     0x0248
1391#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP                                                      0x024c
1392#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST                                                    0x0250
1393#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP                                                             0x0254
1394#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR                                               0x0258
1395#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS                                                          0x025c
1396#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL                                                            0x025e
1397#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x0260
1398#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x0261
1399#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x0262
1400#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x0263
1401#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x0264
1402#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x0265
1403#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x0266
1404#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x0267
1405#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST                                                    0x02a0
1406#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP                                                             0x02a4
1407#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL                                                            0x02a6
1408#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST                                                    0x0328
1409#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP                                                             0x032c
1410#define cfgBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL                                                            0x032e
1411
1412
1413// addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp
1414// base address: 0x0
1415#define cfgBIF_CFG_DEV0_EPF4_0_VENDOR_ID                                                                0x0000
1416#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_ID                                                                0x0002
1417#define cfgBIF_CFG_DEV0_EPF4_0_COMMAND                                                                  0x0004
1418#define cfgBIF_CFG_DEV0_EPF4_0_STATUS                                                                   0x0006
1419#define cfgBIF_CFG_DEV0_EPF4_0_REVISION_ID                                                              0x0008
1420#define cfgBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE                                                           0x0009
1421#define cfgBIF_CFG_DEV0_EPF4_0_SUB_CLASS                                                                0x000a
1422#define cfgBIF_CFG_DEV0_EPF4_0_BASE_CLASS                                                               0x000b
1423#define cfgBIF_CFG_DEV0_EPF4_0_CACHE_LINE                                                               0x000c
1424#define cfgBIF_CFG_DEV0_EPF4_0_LATENCY                                                                  0x000d
1425#define cfgBIF_CFG_DEV0_EPF4_0_HEADER                                                                   0x000e
1426#define cfgBIF_CFG_DEV0_EPF4_0_BIST                                                                     0x000f
1427#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1                                                              0x0010
1428#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2                                                              0x0014
1429#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3                                                              0x0018
1430#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4                                                              0x001c
1431#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5                                                              0x0020
1432#define cfgBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6                                                              0x0024
1433#define cfgBIF_CFG_DEV0_EPF4_0_ADAPTER_ID                                                               0x002c
1434#define cfgBIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR                                                            0x0030
1435#define cfgBIF_CFG_DEV0_EPF4_0_CAP_PTR                                                                  0x0034
1436#define cfgBIF_CFG_DEV0_EPF4_0_INTERRUPT_LINE                                                           0x003c
1437#define cfgBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN                                                            0x003d
1438#define cfgBIF_CFG_DEV0_EPF4_0_MIN_GRANT                                                                0x003e
1439#define cfgBIF_CFG_DEV0_EPF4_0_MAX_LATENCY                                                              0x003f
1440#define cfgBIF_CFG_DEV0_EPF4_0_VENDOR_CAP_LIST                                                          0x0048
1441#define cfgBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W                                                             0x004c
1442#define cfgBIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST                                                             0x0050
1443#define cfgBIF_CFG_DEV0_EPF4_0_PMI_CAP                                                                  0x0052
1444#define cfgBIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL                                                          0x0054
1445#define cfgBIF_CFG_DEV0_EPF4_0_SBRN                                                                     0x0060
1446#define cfgBIF_CFG_DEV0_EPF4_0_FLADJ                                                                    0x0061
1447#define cfgBIF_CFG_DEV0_EPF4_0_DBESL_DBESLD                                                             0x0062
1448#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST                                                            0x0064
1449#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CAP                                                                 0x0066
1450#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CAP                                                               0x0068
1451#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL                                                              0x006c
1452#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS                                                            0x006e
1453#define cfgBIF_CFG_DEV0_EPF4_0_LINK_CAP                                                                 0x0070
1454#define cfgBIF_CFG_DEV0_EPF4_0_LINK_CNTL                                                                0x0074
1455#define cfgBIF_CFG_DEV0_EPF4_0_LINK_STATUS                                                              0x0076
1456#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CAP2                                                              0x0088
1457#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2                                                             0x008c
1458#define cfgBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS2                                                           0x008e
1459#define cfgBIF_CFG_DEV0_EPF4_0_LINK_CAP2                                                                0x0090
1460#define cfgBIF_CFG_DEV0_EPF4_0_LINK_CNTL2                                                               0x0094
1461#define cfgBIF_CFG_DEV0_EPF4_0_LINK_STATUS2                                                             0x0096
1462#define cfgBIF_CFG_DEV0_EPF4_0_SLOT_CAP2                                                                0x0098
1463#define cfgBIF_CFG_DEV0_EPF4_0_SLOT_CNTL2                                                               0x009c
1464#define cfgBIF_CFG_DEV0_EPF4_0_SLOT_STATUS2                                                             0x009e
1465#define cfgBIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST                                                             0x00a0
1466#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL                                                             0x00a2
1467#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO                                                          0x00a4
1468#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI                                                          0x00a8
1469#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA                                                             0x00a8
1470#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MASK                                                                 0x00ac
1471#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64                                                          0x00ac
1472#define cfgBIF_CFG_DEV0_EPF4_0_MSI_MASK_64                                                              0x00b0
1473#define cfgBIF_CFG_DEV0_EPF4_0_MSI_PENDING                                                              0x00b0
1474#define cfgBIF_CFG_DEV0_EPF4_0_MSI_PENDING_64                                                           0x00b4
1475#define cfgBIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST                                                            0x00c0
1476#define cfgBIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL                                                            0x00c2
1477#define cfgBIF_CFG_DEV0_EPF4_0_MSIX_TABLE                                                               0x00c4
1478#define cfgBIF_CFG_DEV0_EPF4_0_MSIX_PBA                                                                 0x00c8
1479#define cfgBIF_CFG_DEV0_EPF4_0_SATA_CAP_0                                                               0x00d0
1480#define cfgBIF_CFG_DEV0_EPF4_0_SATA_CAP_1                                                               0x00d4
1481#define cfgBIF_CFG_DEV0_EPF4_0_SATA_IDP_INDEX                                                           0x00d8
1482#define cfgBIF_CFG_DEV0_EPF4_0_SATA_IDP_DATA                                                            0x00dc
1483#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x0100
1484#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x0104
1485#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC1                                                    0x0108
1486#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC2                                                    0x010c
1487#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x0150
1488#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_STATUS                                                   0x0154
1489#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_MASK                                                     0x0158
1490#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x015c
1491#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_STATUS                                                     0x0160
1492#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_MASK                                                       0x0164
1493#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x0168
1494#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG0                                                            0x016c
1495#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG1                                                            0x0170
1496#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG2                                                            0x0174
1497#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG3                                                            0x0178
1498#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG0                                                     0x0188
1499#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1                                                     0x018c
1500#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG2                                                     0x0190
1501#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3                                                     0x0194
1502#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST                                                    0x0200
1503#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CAP                                                            0x0204
1504#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CNTL                                                           0x0208
1505#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP                                                            0x020c
1506#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CNTL                                                           0x0210
1507#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP                                                            0x0214
1508#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CNTL                                                           0x0218
1509#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CAP                                                            0x021c
1510#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CNTL                                                           0x0220
1511#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP                                                            0x0224
1512#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL                                                           0x0228
1513#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CAP                                                            0x022c
1514#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL                                                           0x0230
1515#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x0240
1516#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x0244
1517#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA                                                     0x0248
1518#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP                                                      0x024c
1519#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST                                                    0x0250
1520#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP                                                             0x0254
1521#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR                                               0x0258
1522#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS                                                          0x025c
1523#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CNTL                                                            0x025e
1524#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x0260
1525#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x0261
1526#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x0262
1527#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x0263
1528#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x0264
1529#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x0265
1530#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x0266
1531#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x0267
1532#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST                                                    0x02a0
1533#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP                                                             0x02a4
1534#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL                                                            0x02a6
1535#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST                                                    0x0328
1536#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP                                                             0x032c
1537#define cfgBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL                                                            0x032e
1538
1539
1540// addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp
1541// base address: 0x0
1542#define cfgBIF_CFG_DEV0_EPF5_0_VENDOR_ID                                                                0x0000
1543#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_ID                                                                0x0002
1544#define cfgBIF_CFG_DEV0_EPF5_0_COMMAND                                                                  0x0004
1545#define cfgBIF_CFG_DEV0_EPF5_0_STATUS                                                                   0x0006
1546#define cfgBIF_CFG_DEV0_EPF5_0_REVISION_ID                                                              0x0008
1547#define cfgBIF_CFG_DEV0_EPF5_0_PROG_INTERFACE                                                           0x0009
1548#define cfgBIF_CFG_DEV0_EPF5_0_SUB_CLASS                                                                0x000a
1549#define cfgBIF_CFG_DEV0_EPF5_0_BASE_CLASS                                                               0x000b
1550#define cfgBIF_CFG_DEV0_EPF5_0_CACHE_LINE                                                               0x000c
1551#define cfgBIF_CFG_DEV0_EPF5_0_LATENCY                                                                  0x000d
1552#define cfgBIF_CFG_DEV0_EPF5_0_HEADER                                                                   0x000e
1553#define cfgBIF_CFG_DEV0_EPF5_0_BIST                                                                     0x000f
1554#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_1                                                              0x0010
1555#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_2                                                              0x0014
1556#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_3                                                              0x0018
1557#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_4                                                              0x001c
1558#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_5                                                              0x0020
1559#define cfgBIF_CFG_DEV0_EPF5_0_BASE_ADDR_6                                                              0x0024
1560#define cfgBIF_CFG_DEV0_EPF5_0_ADAPTER_ID                                                               0x002c
1561#define cfgBIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR                                                            0x0030
1562#define cfgBIF_CFG_DEV0_EPF5_0_CAP_PTR                                                                  0x0034
1563#define cfgBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE                                                           0x003c
1564#define cfgBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN                                                            0x003d
1565#define cfgBIF_CFG_DEV0_EPF5_0_MIN_GRANT                                                                0x003e
1566#define cfgBIF_CFG_DEV0_EPF5_0_MAX_LATENCY                                                              0x003f
1567#define cfgBIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST                                                          0x0048
1568#define cfgBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W                                                             0x004c
1569#define cfgBIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST                                                             0x0050
1570#define cfgBIF_CFG_DEV0_EPF5_0_PMI_CAP                                                                  0x0052
1571#define cfgBIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL                                                          0x0054
1572#define cfgBIF_CFG_DEV0_EPF5_0_SBRN                                                                     0x0060
1573#define cfgBIF_CFG_DEV0_EPF5_0_FLADJ                                                                    0x0061
1574#define cfgBIF_CFG_DEV0_EPF5_0_DBESL_DBESLD                                                             0x0062
1575#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CAP_LIST                                                            0x0064
1576#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CAP                                                                 0x0066
1577#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CAP                                                               0x0068
1578#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL                                                              0x006c
1579#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS                                                            0x006e
1580#define cfgBIF_CFG_DEV0_EPF5_0_LINK_CAP                                                                 0x0070
1581#define cfgBIF_CFG_DEV0_EPF5_0_LINK_CNTL                                                                0x0074
1582#define cfgBIF_CFG_DEV0_EPF5_0_LINK_STATUS                                                              0x0076
1583#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CAP2                                                              0x0088
1584#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL2                                                             0x008c
1585#define cfgBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS2                                                           0x008e
1586#define cfgBIF_CFG_DEV0_EPF5_0_LINK_CAP2                                                                0x0090
1587#define cfgBIF_CFG_DEV0_EPF5_0_LINK_CNTL2                                                               0x0094
1588#define cfgBIF_CFG_DEV0_EPF5_0_LINK_STATUS2                                                             0x0096
1589#define cfgBIF_CFG_DEV0_EPF5_0_SLOT_CAP2                                                                0x0098
1590#define cfgBIF_CFG_DEV0_EPF5_0_SLOT_CNTL2                                                               0x009c
1591#define cfgBIF_CFG_DEV0_EPF5_0_SLOT_STATUS2                                                             0x009e
1592#define cfgBIF_CFG_DEV0_EPF5_0_MSI_CAP_LIST                                                             0x00a0
1593#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL                                                             0x00a2
1594#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_LO                                                          0x00a4
1595#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI                                                          0x00a8
1596#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA                                                             0x00a8
1597#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MASK                                                                 0x00ac
1598#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_64                                                          0x00ac
1599#define cfgBIF_CFG_DEV0_EPF5_0_MSI_MASK_64                                                              0x00b0
1600#define cfgBIF_CFG_DEV0_EPF5_0_MSI_PENDING                                                              0x00b0
1601#define cfgBIF_CFG_DEV0_EPF5_0_MSI_PENDING_64                                                           0x00b4
1602#define cfgBIF_CFG_DEV0_EPF5_0_MSIX_CAP_LIST                                                            0x00c0
1603#define cfgBIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL                                                            0x00c2
1604#define cfgBIF_CFG_DEV0_EPF5_0_MSIX_TABLE                                                               0x00c4
1605#define cfgBIF_CFG_DEV0_EPF5_0_MSIX_PBA                                                                 0x00c8
1606#define cfgBIF_CFG_DEV0_EPF5_0_SATA_CAP_0                                                               0x00d0
1607#define cfgBIF_CFG_DEV0_EPF5_0_SATA_CAP_1                                                               0x00d4
1608#define cfgBIF_CFG_DEV0_EPF5_0_SATA_IDP_INDEX                                                           0x00d8
1609#define cfgBIF_CFG_DEV0_EPF5_0_SATA_IDP_DATA                                                            0x00dc
1610#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x0100
1611#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x0104
1612#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC1                                                    0x0108
1613#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC2                                                    0x010c
1614#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x0150
1615#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS                                                   0x0154
1616#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK                                                     0x0158
1617#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x015c
1618#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_STATUS                                                     0x0160
1619#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_MASK                                                       0x0164
1620#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x0168
1621#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG0                                                            0x016c
1622#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG1                                                            0x0170
1623#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG2                                                            0x0174
1624#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG3                                                            0x0178
1625#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0                                                     0x0188
1626#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1                                                     0x018c
1627#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2                                                     0x0190
1628#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3                                                     0x0194
1629#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST                                                    0x0200
1630#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CAP                                                            0x0204
1631#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CNTL                                                           0x0208
1632#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CAP                                                            0x020c
1633#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL                                                           0x0210
1634#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP                                                            0x0214
1635#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CNTL                                                           0x0218
1636#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CAP                                                            0x021c
1637#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CNTL                                                           0x0220
1638#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP                                                            0x0224
1639#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL                                                           0x0228
1640#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP                                                            0x022c
1641#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL                                                           0x0230
1642#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x0240
1643#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x0244
1644#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA                                                     0x0248
1645#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_CAP                                                      0x024c
1646#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_ENH_CAP_LIST                                                    0x0250
1647#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CAP                                                             0x0254
1648#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_LATENCY_INDICATOR                                               0x0258
1649#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_STATUS                                                          0x025c
1650#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CNTL                                                            0x025e
1651#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x0260
1652#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x0261
1653#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x0262
1654#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x0263
1655#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x0264
1656#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x0265
1657#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x0266
1658#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x0267
1659#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST                                                    0x02a0
1660#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP                                                             0x02a4
1661#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL                                                            0x02a6
1662#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST                                                    0x0328
1663#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP                                                             0x032c
1664#define cfgBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL                                                            0x032e
1665
1666
1667// addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp
1668// base address: 0x0
1669#define cfgBIF_CFG_DEV0_EPF6_0_VENDOR_ID                                                                0x0000
1670#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_ID                                                                0x0002
1671#define cfgBIF_CFG_DEV0_EPF6_0_COMMAND                                                                  0x0004
1672#define cfgBIF_CFG_DEV0_EPF6_0_STATUS                                                                   0x0006
1673#define cfgBIF_CFG_DEV0_EPF6_0_REVISION_ID                                                              0x0008
1674#define cfgBIF_CFG_DEV0_EPF6_0_PROG_INTERFACE                                                           0x0009
1675#define cfgBIF_CFG_DEV0_EPF6_0_SUB_CLASS                                                                0x000a
1676#define cfgBIF_CFG_DEV0_EPF6_0_BASE_CLASS                                                               0x000b
1677#define cfgBIF_CFG_DEV0_EPF6_0_CACHE_LINE                                                               0x000c
1678#define cfgBIF_CFG_DEV0_EPF6_0_LATENCY                                                                  0x000d
1679#define cfgBIF_CFG_DEV0_EPF6_0_HEADER                                                                   0x000e
1680#define cfgBIF_CFG_DEV0_EPF6_0_BIST                                                                     0x000f
1681#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_1                                                              0x0010
1682#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_2                                                              0x0014
1683#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_3                                                              0x0018
1684#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_4                                                              0x001c
1685#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_5                                                              0x0020
1686#define cfgBIF_CFG_DEV0_EPF6_0_BASE_ADDR_6                                                              0x0024
1687#define cfgBIF_CFG_DEV0_EPF6_0_ADAPTER_ID                                                               0x002c
1688#define cfgBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR                                                            0x0030
1689#define cfgBIF_CFG_DEV0_EPF6_0_CAP_PTR                                                                  0x0034
1690#define cfgBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE                                                           0x003c
1691#define cfgBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN                                                            0x003d
1692#define cfgBIF_CFG_DEV0_EPF6_0_MIN_GRANT                                                                0x003e
1693#define cfgBIF_CFG_DEV0_EPF6_0_MAX_LATENCY                                                              0x003f
1694#define cfgBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST                                                          0x0048
1695#define cfgBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W                                                             0x004c
1696#define cfgBIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST                                                             0x0050
1697#define cfgBIF_CFG_DEV0_EPF6_0_PMI_CAP                                                                  0x0052
1698#define cfgBIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL                                                          0x0054
1699#define cfgBIF_CFG_DEV0_EPF6_0_SBRN                                                                     0x0060
1700#define cfgBIF_CFG_DEV0_EPF6_0_FLADJ                                                                    0x0061
1701#define cfgBIF_CFG_DEV0_EPF6_0_DBESL_DBESLD                                                             0x0062
1702#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CAP_LIST                                                            0x0064
1703#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CAP                                                                 0x0066
1704#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CAP                                                               0x0068
1705#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL                                                              0x006c
1706#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS                                                            0x006e
1707#define cfgBIF_CFG_DEV0_EPF6_0_LINK_CAP                                                                 0x0070
1708#define cfgBIF_CFG_DEV0_EPF6_0_LINK_CNTL                                                                0x0074
1709#define cfgBIF_CFG_DEV0_EPF6_0_LINK_STATUS                                                              0x0076
1710#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CAP2                                                              0x0088
1711#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2                                                             0x008c
1712#define cfgBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2                                                           0x008e
1713#define cfgBIF_CFG_DEV0_EPF6_0_LINK_CAP2                                                                0x0090
1714#define cfgBIF_CFG_DEV0_EPF6_0_LINK_CNTL2                                                               0x0094
1715#define cfgBIF_CFG_DEV0_EPF6_0_LINK_STATUS2                                                             0x0096
1716#define cfgBIF_CFG_DEV0_EPF6_0_SLOT_CAP2                                                                0x0098
1717#define cfgBIF_CFG_DEV0_EPF6_0_SLOT_CNTL2                                                               0x009c
1718#define cfgBIF_CFG_DEV0_EPF6_0_SLOT_STATUS2                                                             0x009e
1719#define cfgBIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST                                                             0x00a0
1720#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL                                                             0x00a2
1721#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO                                                          0x00a4
1722#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI                                                          0x00a8
1723#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA                                                             0x00a8
1724#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MASK                                                                 0x00ac
1725#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64                                                          0x00ac
1726#define cfgBIF_CFG_DEV0_EPF6_0_MSI_MASK_64                                                              0x00b0
1727#define cfgBIF_CFG_DEV0_EPF6_0_MSI_PENDING                                                              0x00b0
1728#define cfgBIF_CFG_DEV0_EPF6_0_MSI_PENDING_64                                                           0x00b4
1729#define cfgBIF_CFG_DEV0_EPF6_0_MSIX_CAP_LIST                                                            0x00c0
1730#define cfgBIF_CFG_DEV0_EPF6_0_MSIX_MSG_CNTL                                                            0x00c2
1731#define cfgBIF_CFG_DEV0_EPF6_0_MSIX_TABLE                                                               0x00c4
1732#define cfgBIF_CFG_DEV0_EPF6_0_MSIX_PBA                                                                 0x00c8
1733#define cfgBIF_CFG_DEV0_EPF6_0_SATA_CAP_0                                                               0x00d0
1734#define cfgBIF_CFG_DEV0_EPF6_0_SATA_CAP_1                                                               0x00d4
1735#define cfgBIF_CFG_DEV0_EPF6_0_SATA_IDP_INDEX                                                           0x00d8
1736#define cfgBIF_CFG_DEV0_EPF6_0_SATA_IDP_DATA                                                            0x00dc
1737#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x0100
1738#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x0104
1739#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC1                                                    0x0108
1740#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC2                                                    0x010c
1741#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x0150
1742#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_STATUS                                                   0x0154
1743#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_MASK                                                     0x0158
1744#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x015c
1745#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_STATUS                                                     0x0160
1746#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK                                                       0x0164
1747#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x0168
1748#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0                                                            0x016c
1749#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1                                                            0x0170
1750#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2                                                            0x0174
1751#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3                                                            0x0178
1752#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0                                                     0x0188
1753#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1                                                     0x018c
1754#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2                                                     0x0190
1755#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3                                                     0x0194
1756#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST                                                    0x0200
1757#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CAP                                                            0x0204
1758#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL                                                           0x0208
1759#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP                                                            0x020c
1760#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL                                                           0x0210
1761#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP                                                            0x0214
1762#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL                                                           0x0218
1763#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CAP                                                            0x021c
1764#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL                                                           0x0220
1765#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP                                                            0x0224
1766#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL                                                           0x0228
1767#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP                                                            0x022c
1768#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL                                                           0x0230
1769#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x0240
1770#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x0244
1771#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA                                                     0x0248
1772#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_CAP                                                      0x024c
1773#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_ENH_CAP_LIST                                                    0x0250
1774#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP                                                             0x0254
1775#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR                                               0x0258
1776#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS                                                          0x025c
1777#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL                                                            0x025e
1778#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x0260
1779#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x0261
1780#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x0262
1781#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x0263
1782#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x0264
1783#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x0265
1784#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x0266
1785#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x0267
1786#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST                                                    0x02a0
1787#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP                                                             0x02a4
1788#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL                                                            0x02a6
1789#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST                                                    0x0328
1790#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP                                                             0x032c
1791#define cfgBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL                                                            0x032e
1792
1793
1794// addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp
1795// base address: 0x0
1796#define cfgBIF_CFG_DEV0_EPF7_0_VENDOR_ID                                                                0x0000
1797#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_ID                                                                0x0002
1798#define cfgBIF_CFG_DEV0_EPF7_0_COMMAND                                                                  0x0004
1799#define cfgBIF_CFG_DEV0_EPF7_0_STATUS                                                                   0x0006
1800#define cfgBIF_CFG_DEV0_EPF7_0_REVISION_ID                                                              0x0008
1801#define cfgBIF_CFG_DEV0_EPF7_0_PROG_INTERFACE                                                           0x0009
1802#define cfgBIF_CFG_DEV0_EPF7_0_SUB_CLASS                                                                0x000a
1803#define cfgBIF_CFG_DEV0_EPF7_0_BASE_CLASS                                                               0x000b
1804#define cfgBIF_CFG_DEV0_EPF7_0_CACHE_LINE                                                               0x000c
1805#define cfgBIF_CFG_DEV0_EPF7_0_LATENCY                                                                  0x000d
1806#define cfgBIF_CFG_DEV0_EPF7_0_HEADER                                                                   0x000e
1807#define cfgBIF_CFG_DEV0_EPF7_0_BIST                                                                     0x000f
1808#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_1                                                              0x0010
1809#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_2                                                              0x0014
1810#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_3                                                              0x0018
1811#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_4                                                              0x001c
1812#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_5                                                              0x0020
1813#define cfgBIF_CFG_DEV0_EPF7_0_BASE_ADDR_6                                                              0x0024
1814#define cfgBIF_CFG_DEV0_EPF7_0_ADAPTER_ID                                                               0x002c
1815#define cfgBIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR                                                            0x0030
1816#define cfgBIF_CFG_DEV0_EPF7_0_CAP_PTR                                                                  0x0034
1817#define cfgBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE                                                           0x003c
1818#define cfgBIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN                                                            0x003d
1819#define cfgBIF_CFG_DEV0_EPF7_0_MIN_GRANT                                                                0x003e
1820#define cfgBIF_CFG_DEV0_EPF7_0_MAX_LATENCY                                                              0x003f
1821#define cfgBIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST                                                          0x0048
1822#define cfgBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W                                                             0x004c
1823#define cfgBIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST                                                             0x0050
1824#define cfgBIF_CFG_DEV0_EPF7_0_PMI_CAP                                                                  0x0052
1825#define cfgBIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL                                                          0x0054
1826#define cfgBIF_CFG_DEV0_EPF7_0_SBRN                                                                     0x0060
1827#define cfgBIF_CFG_DEV0_EPF7_0_FLADJ                                                                    0x0061
1828#define cfgBIF_CFG_DEV0_EPF7_0_DBESL_DBESLD                                                             0x0062
1829#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST                                                            0x0064
1830#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CAP                                                                 0x0066
1831#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CAP                                                               0x0068
1832#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL                                                              0x006c
1833#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS                                                            0x006e
1834#define cfgBIF_CFG_DEV0_EPF7_0_LINK_CAP                                                                 0x0070
1835#define cfgBIF_CFG_DEV0_EPF7_0_LINK_CNTL                                                                0x0074
1836#define cfgBIF_CFG_DEV0_EPF7_0_LINK_STATUS                                                              0x0076
1837#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CAP2                                                              0x0088
1838#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2                                                             0x008c
1839#define cfgBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2                                                           0x008e
1840#define cfgBIF_CFG_DEV0_EPF7_0_LINK_CAP2                                                                0x0090
1841#define cfgBIF_CFG_DEV0_EPF7_0_LINK_CNTL2                                                               0x0094
1842#define cfgBIF_CFG_DEV0_EPF7_0_LINK_STATUS2                                                             0x0096
1843#define cfgBIF_CFG_DEV0_EPF7_0_SLOT_CAP2                                                                0x0098
1844#define cfgBIF_CFG_DEV0_EPF7_0_SLOT_CNTL2                                                               0x009c
1845#define cfgBIF_CFG_DEV0_EPF7_0_SLOT_STATUS2                                                             0x009e
1846#define cfgBIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST                                                             0x00a0
1847#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL                                                             0x00a2
1848#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO                                                          0x00a4
1849#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI                                                          0x00a8
1850#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA                                                             0x00a8
1851#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MASK                                                                 0x00ac
1852#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64                                                          0x00ac
1853#define cfgBIF_CFG_DEV0_EPF7_0_MSI_MASK_64                                                              0x00b0
1854#define cfgBIF_CFG_DEV0_EPF7_0_MSI_PENDING                                                              0x00b0
1855#define cfgBIF_CFG_DEV0_EPF7_0_MSI_PENDING_64                                                           0x00b4
1856#define cfgBIF_CFG_DEV0_EPF7_0_MSIX_CAP_LIST                                                            0x00c0
1857#define cfgBIF_CFG_DEV0_EPF7_0_MSIX_MSG_CNTL                                                            0x00c2
1858#define cfgBIF_CFG_DEV0_EPF7_0_MSIX_TABLE                                                               0x00c4
1859#define cfgBIF_CFG_DEV0_EPF7_0_MSIX_PBA                                                                 0x00c8
1860#define cfgBIF_CFG_DEV0_EPF7_0_SATA_CAP_0                                                               0x00d0
1861#define cfgBIF_CFG_DEV0_EPF7_0_SATA_CAP_1                                                               0x00d4
1862#define cfgBIF_CFG_DEV0_EPF7_0_SATA_IDP_INDEX                                                           0x00d8
1863#define cfgBIF_CFG_DEV0_EPF7_0_SATA_IDP_DATA                                                            0x00dc
1864#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x0100
1865#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x0104
1866#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC1                                                    0x0108
1867#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC2                                                    0x010c
1868#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x0150
1869#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_STATUS                                                   0x0154
1870#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_MASK                                                     0x0158
1871#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x015c
1872#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_STATUS                                                     0x0160
1873#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_MASK                                                       0x0164
1874#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x0168
1875#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0                                                            0x016c
1876#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1                                                            0x0170
1877#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2                                                            0x0174
1878#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3                                                            0x0178
1879#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0                                                     0x0188
1880#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1                                                     0x018c
1881#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2                                                     0x0190
1882#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3                                                     0x0194
1883#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST                                                    0x0200
1884#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CAP                                                            0x0204
1885#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CNTL                                                           0x0208
1886#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CAP                                                            0x020c
1887#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL                                                           0x0210
1888#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CAP                                                            0x0214
1889#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL                                                           0x0218
1890#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CAP                                                            0x021c
1891#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL                                                           0x0220
1892#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP                                                            0x0224
1893#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CNTL                                                           0x0228
1894#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CAP                                                            0x022c
1895#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CNTL                                                           0x0230
1896#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x0240
1897#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x0244
1898#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA                                                     0x0248
1899#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_CAP                                                      0x024c
1900#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_ENH_CAP_LIST                                                    0x0250
1901#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP                                                             0x0254
1902#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR                                               0x0258
1903#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS                                                          0x025c
1904#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CNTL                                                            0x025e
1905#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x0260
1906#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x0261
1907#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x0262
1908#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x0263
1909#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x0264
1910#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x0265
1911#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x0266
1912#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x0267
1913#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST                                                    0x02a0
1914#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP                                                             0x02a4
1915#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL                                                            0x02a6
1916#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST                                                    0x0328
1917#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CAP                                                             0x032c
1918#define cfgBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CNTL                                                            0x032e
1919
1920
1921// addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp
1922// base address: 0x0
1923#define cfgBIF_CFG_DEV1_EPF0_0_VENDOR_ID                                                                0x0000
1924#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_ID                                                                0x0002
1925#define cfgBIF_CFG_DEV1_EPF0_0_COMMAND                                                                  0x0004
1926#define cfgBIF_CFG_DEV1_EPF0_0_STATUS                                                                   0x0006
1927#define cfgBIF_CFG_DEV1_EPF0_0_REVISION_ID                                                              0x0008
1928#define cfgBIF_CFG_DEV1_EPF0_0_PROG_INTERFACE                                                           0x0009
1929#define cfgBIF_CFG_DEV1_EPF0_0_SUB_CLASS                                                                0x000a
1930#define cfgBIF_CFG_DEV1_EPF0_0_BASE_CLASS                                                               0x000b
1931#define cfgBIF_CFG_DEV1_EPF0_0_CACHE_LINE                                                               0x000c
1932#define cfgBIF_CFG_DEV1_EPF0_0_LATENCY                                                                  0x000d
1933#define cfgBIF_CFG_DEV1_EPF0_0_HEADER                                                                   0x000e
1934#define cfgBIF_CFG_DEV1_EPF0_0_BIST                                                                     0x000f
1935#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_1                                                              0x0010
1936#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_2                                                              0x0014
1937#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_3                                                              0x0018
1938#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_4                                                              0x001c
1939#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_5                                                              0x0020
1940#define cfgBIF_CFG_DEV1_EPF0_0_BASE_ADDR_6                                                              0x0024
1941#define cfgBIF_CFG_DEV1_EPF0_0_ADAPTER_ID                                                               0x002c
1942#define cfgBIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR                                                            0x0030
1943#define cfgBIF_CFG_DEV1_EPF0_0_CAP_PTR                                                                  0x0034
1944#define cfgBIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE                                                           0x003c
1945#define cfgBIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN                                                            0x003d
1946#define cfgBIF_CFG_DEV1_EPF0_0_MIN_GRANT                                                                0x003e
1947#define cfgBIF_CFG_DEV1_EPF0_0_MAX_LATENCY                                                              0x003f
1948#define cfgBIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST                                                          0x0048
1949#define cfgBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W                                                             0x004c
1950#define cfgBIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST                                                             0x0050
1951#define cfgBIF_CFG_DEV1_EPF0_0_PMI_CAP                                                                  0x0052
1952#define cfgBIF_CFG_DEV1_EPF0_0_PMI_STATUS_CNTL                                                          0x0054
1953#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CAP_LIST                                                            0x0064
1954#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CAP                                                                 0x0066
1955#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CAP                                                               0x0068
1956#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL                                                              0x006c
1957#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS                                                            0x006e
1958#define cfgBIF_CFG_DEV1_EPF0_0_LINK_CAP                                                                 0x0070
1959#define cfgBIF_CFG_DEV1_EPF0_0_LINK_CNTL                                                                0x0074
1960#define cfgBIF_CFG_DEV1_EPF0_0_LINK_STATUS                                                              0x0076
1961#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2                                                              0x0088
1962#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2                                                             0x008c
1963#define cfgBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2                                                           0x008e
1964#define cfgBIF_CFG_DEV1_EPF0_0_LINK_CAP2                                                                0x0090
1965#define cfgBIF_CFG_DEV1_EPF0_0_LINK_CNTL2                                                               0x0094
1966#define cfgBIF_CFG_DEV1_EPF0_0_LINK_STATUS2                                                             0x0096
1967#define cfgBIF_CFG_DEV1_EPF0_0_SLOT_CAP2                                                                0x0098
1968#define cfgBIF_CFG_DEV1_EPF0_0_SLOT_CNTL2                                                               0x009c
1969#define cfgBIF_CFG_DEV1_EPF0_0_SLOT_STATUS2                                                             0x009e
1970#define cfgBIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST                                                             0x00a0
1971#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL                                                             0x00a2
1972#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO                                                          0x00a4
1973#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI                                                          0x00a8
1974#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA                                                             0x00a8
1975#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MASK                                                                 0x00ac
1976#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_64                                                          0x00ac
1977#define cfgBIF_CFG_DEV1_EPF0_0_MSI_MASK_64                                                              0x00b0
1978#define cfgBIF_CFG_DEV1_EPF0_0_MSI_PENDING                                                              0x00b0
1979#define cfgBIF_CFG_DEV1_EPF0_0_MSI_PENDING_64                                                           0x00b4
1980#define cfgBIF_CFG_DEV1_EPF0_0_MSIX_CAP_LIST                                                            0x00c0
1981#define cfgBIF_CFG_DEV1_EPF0_0_MSIX_MSG_CNTL                                                            0x00c2
1982#define cfgBIF_CFG_DEV1_EPF0_0_MSIX_TABLE                                                               0x00c4
1983#define cfgBIF_CFG_DEV1_EPF0_0_MSIX_PBA                                                                 0x00c8
1984#define cfgBIF_CFG_DEV1_EPF0_0_SATA_CAP_0                                                               0x00d0
1985#define cfgBIF_CFG_DEV1_EPF0_0_SATA_CAP_1                                                               0x00d4
1986#define cfgBIF_CFG_DEV1_EPF0_0_SATA_IDP_INDEX                                                           0x00d8
1987#define cfgBIF_CFG_DEV1_EPF0_0_SATA_IDP_DATA                                                            0x00dc
1988#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x0100
1989#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x0104
1990#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC1                                                    0x0108
1991#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC2                                                    0x010c
1992#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC_ENH_CAP_LIST                                                     0x0110
1993#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1                                                    0x0114
1994#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2                                                    0x0118
1995#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CNTL                                                        0x011c
1996#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_STATUS                                                      0x011e
1997#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP                                                    0x0120
1998#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL                                                   0x0124
1999#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS                                                 0x012a
2000#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP                                                    0x012c
2001#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL                                                   0x0130
2002#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS                                                 0x0136
2003#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x0150
2004#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS                                                   0x0154
2005#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_MASK                                                     0x0158
2006#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x015c
2007#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_STATUS                                                     0x0160
2008#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_MASK                                                       0x0164
2009#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x0168
2010#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG0                                                            0x016c
2011#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG1                                                            0x0170
2012#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG2                                                            0x0174
2013#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG3                                                            0x0178
2014#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG0                                                     0x0188
2015#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG1                                                     0x018c
2016#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG2                                                     0x0190
2017#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG3                                                     0x0194
2018#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR_ENH_CAP_LIST                                                    0x0200
2019#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CAP                                                            0x0204
2020#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CNTL                                                           0x0208
2021#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CAP                                                            0x020c
2022#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CNTL                                                           0x0210
2023#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CAP                                                            0x0214
2024#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CNTL                                                           0x0218
2025#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CAP                                                            0x021c
2026#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CNTL                                                           0x0220
2027#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CAP                                                            0x0224
2028#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CNTL                                                           0x0228
2029#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CAP                                                            0x022c
2030#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL                                                           0x0230
2031#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x0240
2032#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x0244
2033#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA                                                     0x0248
2034#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_CAP                                                      0x024c
2035#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST                                                    0x0250
2036#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP                                                             0x0254
2037#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR                                               0x0258
2038#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_STATUS                                                          0x025c
2039#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CNTL                                                            0x025e
2040#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x0260
2041#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x0261
2042#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x0262
2043#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x0263
2044#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x0264
2045#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x0265
2046#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x0266
2047#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x0267
2048#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST                                              0x0270
2049#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LINK_CNTL3                                                          0x0274
2050#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_ERROR_STATUS                                                   0x0278
2051#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x027c
2052#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x027e
2053#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x0280
2054#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x0282
2055#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x0284
2056#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x0286
2057#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x0288
2058#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x028a
2059#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x028c
2060#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x028e
2061#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x0290
2062#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x0292
2063#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x0294
2064#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x0296
2065#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x0298
2066#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x029a
2067#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_ENH_CAP_LIST                                                    0x02a0
2068#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CAP                                                             0x02a4
2069#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CNTL                                                            0x02a6
2070#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST                                                    0x0320
2071#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP                                                             0x0324
2072#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST                                                    0x0328
2073#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CAP                                                             0x032c
2074#define cfgBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CNTL                                                            0x032e
2075
2076
2077// addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp
2078// base address: 0x0
2079#define cfgBIF_CFG_DEV1_EPF1_0_VENDOR_ID                                                                0x0000
2080#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_ID                                                                0x0002
2081#define cfgBIF_CFG_DEV1_EPF1_0_COMMAND                                                                  0x0004
2082#define cfgBIF_CFG_DEV1_EPF1_0_STATUS                                                                   0x0006
2083#define cfgBIF_CFG_DEV1_EPF1_0_REVISION_ID                                                              0x0008
2084#define cfgBIF_CFG_DEV1_EPF1_0_PROG_INTERFACE                                                           0x0009
2085#define cfgBIF_CFG_DEV1_EPF1_0_SUB_CLASS                                                                0x000a
2086#define cfgBIF_CFG_DEV1_EPF1_0_BASE_CLASS                                                               0x000b
2087#define cfgBIF_CFG_DEV1_EPF1_0_CACHE_LINE                                                               0x000c
2088#define cfgBIF_CFG_DEV1_EPF1_0_LATENCY                                                                  0x000d
2089#define cfgBIF_CFG_DEV1_EPF1_0_HEADER                                                                   0x000e
2090#define cfgBIF_CFG_DEV1_EPF1_0_BIST                                                                     0x000f
2091#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_1                                                              0x0010
2092#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_2                                                              0x0014
2093#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_3                                                              0x0018
2094#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_4                                                              0x001c
2095#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_5                                                              0x0020
2096#define cfgBIF_CFG_DEV1_EPF1_0_BASE_ADDR_6                                                              0x0024
2097#define cfgBIF_CFG_DEV1_EPF1_0_ADAPTER_ID                                                               0x002c
2098#define cfgBIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR                                                            0x0030
2099#define cfgBIF_CFG_DEV1_EPF1_0_CAP_PTR                                                                  0x0034
2100#define cfgBIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE                                                           0x003c
2101#define cfgBIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN                                                            0x003d
2102#define cfgBIF_CFG_DEV1_EPF1_0_MIN_GRANT                                                                0x003e
2103#define cfgBIF_CFG_DEV1_EPF1_0_MAX_LATENCY                                                              0x003f
2104#define cfgBIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST                                                          0x0048
2105#define cfgBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W                                                             0x004c
2106#define cfgBIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST                                                             0x0050
2107#define cfgBIF_CFG_DEV1_EPF1_0_PMI_CAP                                                                  0x0052
2108#define cfgBIF_CFG_DEV1_EPF1_0_PMI_STATUS_CNTL                                                          0x0054
2109#define cfgBIF_CFG_DEV1_EPF1_0_SBRN                                                                     0x0060
2110#define cfgBIF_CFG_DEV1_EPF1_0_FLADJ                                                                    0x0061
2111#define cfgBIF_CFG_DEV1_EPF1_0_DBESL_DBESLD                                                             0x0062
2112#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CAP_LIST                                                            0x0064
2113#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CAP                                                                 0x0066
2114#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CAP                                                               0x0068
2115#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL                                                              0x006c
2116#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS                                                            0x006e
2117#define cfgBIF_CFG_DEV1_EPF1_0_LINK_CAP                                                                 0x0070
2118#define cfgBIF_CFG_DEV1_EPF1_0_LINK_CNTL                                                                0x0074
2119#define cfgBIF_CFG_DEV1_EPF1_0_LINK_STATUS                                                              0x0076
2120#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CAP2                                                              0x0088
2121#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2                                                             0x008c
2122#define cfgBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS2                                                           0x008e
2123#define cfgBIF_CFG_DEV1_EPF1_0_LINK_CAP2                                                                0x0090
2124#define cfgBIF_CFG_DEV1_EPF1_0_LINK_CNTL2                                                               0x0094
2125#define cfgBIF_CFG_DEV1_EPF1_0_LINK_STATUS2                                                             0x0096
2126#define cfgBIF_CFG_DEV1_EPF1_0_SLOT_CAP2                                                                0x0098
2127#define cfgBIF_CFG_DEV1_EPF1_0_SLOT_CNTL2                                                               0x009c
2128#define cfgBIF_CFG_DEV1_EPF1_0_SLOT_STATUS2                                                             0x009e
2129#define cfgBIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST                                                             0x00a0
2130#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL                                                             0x00a2
2131#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO                                                          0x00a4
2132#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_HI                                                          0x00a8
2133#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA                                                             0x00a8
2134#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MASK                                                                 0x00ac
2135#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_64                                                          0x00ac
2136#define cfgBIF_CFG_DEV1_EPF1_0_MSI_MASK_64                                                              0x00b0
2137#define cfgBIF_CFG_DEV1_EPF1_0_MSI_PENDING                                                              0x00b0
2138#define cfgBIF_CFG_DEV1_EPF1_0_MSI_PENDING_64                                                           0x00b4
2139#define cfgBIF_CFG_DEV1_EPF1_0_MSIX_CAP_LIST                                                            0x00c0
2140#define cfgBIF_CFG_DEV1_EPF1_0_MSIX_MSG_CNTL                                                            0x00c2
2141#define cfgBIF_CFG_DEV1_EPF1_0_MSIX_TABLE                                                               0x00c4
2142#define cfgBIF_CFG_DEV1_EPF1_0_MSIX_PBA                                                                 0x00c8
2143#define cfgBIF_CFG_DEV1_EPF1_0_SATA_CAP_0                                                               0x00d0
2144#define cfgBIF_CFG_DEV1_EPF1_0_SATA_CAP_1                                                               0x00d4
2145#define cfgBIF_CFG_DEV1_EPF1_0_SATA_IDP_INDEX                                                           0x00d8
2146#define cfgBIF_CFG_DEV1_EPF1_0_SATA_IDP_DATA                                                            0x00dc
2147#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x0100
2148#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x0104
2149#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC1                                                    0x0108
2150#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC2                                                    0x010c
2151#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x0150
2152#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_STATUS                                                   0x0154
2153#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_MASK                                                     0x0158
2154#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x015c
2155#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_STATUS                                                     0x0160
2156#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_MASK                                                       0x0164
2157#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x0168
2158#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG0                                                            0x016c
2159#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1                                                            0x0170
2160#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG2                                                            0x0174
2161#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG3                                                            0x0178
2162#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG0                                                     0x0188
2163#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1                                                     0x018c
2164#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG2                                                     0x0190
2165#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG3                                                     0x0194
2166#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR_ENH_CAP_LIST                                                    0x0200
2167#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CAP                                                            0x0204
2168#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CNTL                                                           0x0208
2169#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP                                                            0x020c
2170#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL                                                           0x0210
2171#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CAP                                                            0x0214
2172#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL                                                           0x0218
2173#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CAP                                                            0x021c
2174#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CNTL                                                           0x0220
2175#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CAP                                                            0x0224
2176#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CNTL                                                           0x0228
2177#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CAP                                                            0x022c
2178#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CNTL                                                           0x0230
2179#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x0240
2180#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x0244
2181#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA                                                     0x0248
2182#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_CAP                                                      0x024c
2183#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST                                                    0x0250
2184#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP                                                             0x0254
2185#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR                                               0x0258
2186#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS                                                          0x025c
2187#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL                                                            0x025e
2188#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x0260
2189#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x0261
2190#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x0262
2191#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x0263
2192#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x0264
2193#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x0265
2194#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x0266
2195#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x0267
2196#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST                                                    0x02a0
2197#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP                                                             0x02a4
2198#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL                                                            0x02a6
2199#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST                                                    0x0328
2200#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP                                                             0x032c
2201#define cfgBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL                                                            0x032e
2202
2203
2204// addressBlock: nbio_nbif0_bif_cfg_dev1_epf2_bifcfgdecp
2205// base address: 0x0
2206#define cfgBIF_CFG_DEV1_EPF2_0_VENDOR_ID                                                                0x0000
2207#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_ID                                                                0x0002
2208#define cfgBIF_CFG_DEV1_EPF2_0_COMMAND                                                                  0x0004
2209#define cfgBIF_CFG_DEV1_EPF2_0_STATUS                                                                   0x0006
2210#define cfgBIF_CFG_DEV1_EPF2_0_REVISION_ID                                                              0x0008
2211#define cfgBIF_CFG_DEV1_EPF2_0_PROG_INTERFACE                                                           0x0009
2212#define cfgBIF_CFG_DEV1_EPF2_0_SUB_CLASS                                                                0x000a
2213#define cfgBIF_CFG_DEV1_EPF2_0_BASE_CLASS                                                               0x000b
2214#define cfgBIF_CFG_DEV1_EPF2_0_CACHE_LINE                                                               0x000c
2215#define cfgBIF_CFG_DEV1_EPF2_0_LATENCY                                                                  0x000d
2216#define cfgBIF_CFG_DEV1_EPF2_0_HEADER                                                                   0x000e
2217#define cfgBIF_CFG_DEV1_EPF2_0_BIST                                                                     0x000f
2218#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_1                                                              0x0010
2219#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_2                                                              0x0014
2220#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_3                                                              0x0018
2221#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_4                                                              0x001c
2222#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_5                                                              0x0020
2223#define cfgBIF_CFG_DEV1_EPF2_0_BASE_ADDR_6                                                              0x0024
2224#define cfgBIF_CFG_DEV1_EPF2_0_ADAPTER_ID                                                               0x002c
2225#define cfgBIF_CFG_DEV1_EPF2_0_ROM_BASE_ADDR                                                            0x0030
2226#define cfgBIF_CFG_DEV1_EPF2_0_CAP_PTR                                                                  0x0034
2227#define cfgBIF_CFG_DEV1_EPF2_0_INTERRUPT_LINE                                                           0x003c
2228#define cfgBIF_CFG_DEV1_EPF2_0_INTERRUPT_PIN                                                            0x003d
2229#define cfgBIF_CFG_DEV1_EPF2_0_MIN_GRANT                                                                0x003e
2230#define cfgBIF_CFG_DEV1_EPF2_0_MAX_LATENCY                                                              0x003f
2231#define cfgBIF_CFG_DEV1_EPF2_0_VENDOR_CAP_LIST                                                          0x0048
2232#define cfgBIF_CFG_DEV1_EPF2_0_ADAPTER_ID_W                                                             0x004c
2233#define cfgBIF_CFG_DEV1_EPF2_0_PMI_CAP_LIST                                                             0x0050
2234#define cfgBIF_CFG_DEV1_EPF2_0_PMI_CAP                                                                  0x0052
2235#define cfgBIF_CFG_DEV1_EPF2_0_PMI_STATUS_CNTL                                                          0x0054
2236#define cfgBIF_CFG_DEV1_EPF2_0_SBRN                                                                     0x0060
2237#define cfgBIF_CFG_DEV1_EPF2_0_FLADJ                                                                    0x0061
2238#define cfgBIF_CFG_DEV1_EPF2_0_DBESL_DBESLD                                                             0x0062
2239#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CAP_LIST                                                            0x0064
2240#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CAP                                                                 0x0066
2241#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CAP                                                               0x0068
2242#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CNTL                                                              0x006c
2243#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_STATUS                                                            0x006e
2244#define cfgBIF_CFG_DEV1_EPF2_0_LINK_CAP                                                                 0x0070
2245#define cfgBIF_CFG_DEV1_EPF2_0_LINK_CNTL                                                                0x0074
2246#define cfgBIF_CFG_DEV1_EPF2_0_LINK_STATUS                                                              0x0076
2247#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CAP2                                                              0x0088
2248#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_CNTL2                                                             0x008c
2249#define cfgBIF_CFG_DEV1_EPF2_0_DEVICE_STATUS2                                                           0x008e
2250#define cfgBIF_CFG_DEV1_EPF2_0_LINK_CAP2                                                                0x0090
2251#define cfgBIF_CFG_DEV1_EPF2_0_LINK_CNTL2                                                               0x0094
2252#define cfgBIF_CFG_DEV1_EPF2_0_LINK_STATUS2                                                             0x0096
2253#define cfgBIF_CFG_DEV1_EPF2_0_SLOT_CAP2                                                                0x0098
2254#define cfgBIF_CFG_DEV1_EPF2_0_SLOT_CNTL2                                                               0x009c
2255#define cfgBIF_CFG_DEV1_EPF2_0_SLOT_STATUS2                                                             0x009e
2256#define cfgBIF_CFG_DEV1_EPF2_0_MSI_CAP_LIST                                                             0x00a0
2257#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_CNTL                                                             0x00a2
2258#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_ADDR_LO                                                          0x00a4
2259#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_ADDR_HI                                                          0x00a8
2260#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_DATA                                                             0x00a8
2261#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MASK                                                                 0x00ac
2262#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MSG_DATA_64                                                          0x00ac
2263#define cfgBIF_CFG_DEV1_EPF2_0_MSI_MASK_64                                                              0x00b0
2264#define cfgBIF_CFG_DEV1_EPF2_0_MSI_PENDING                                                              0x00b0
2265#define cfgBIF_CFG_DEV1_EPF2_0_MSI_PENDING_64                                                           0x00b4
2266#define cfgBIF_CFG_DEV1_EPF2_0_MSIX_CAP_LIST                                                            0x00c0
2267#define cfgBIF_CFG_DEV1_EPF2_0_MSIX_MSG_CNTL                                                            0x00c2
2268#define cfgBIF_CFG_DEV1_EPF2_0_MSIX_TABLE                                                               0x00c4
2269#define cfgBIF_CFG_DEV1_EPF2_0_MSIX_PBA                                                                 0x00c8
2270#define cfgBIF_CFG_DEV1_EPF2_0_SATA_CAP_0                                                               0x00d0
2271#define cfgBIF_CFG_DEV1_EPF2_0_SATA_CAP_1                                                               0x00d4
2272#define cfgBIF_CFG_DEV1_EPF2_0_SATA_IDP_INDEX                                                           0x00d8
2273#define cfgBIF_CFG_DEV1_EPF2_0_SATA_IDP_DATA                                                            0x00dc
2274#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x0100
2275#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x0104
2276#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC1                                                    0x0108
2277#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_VENDOR_SPECIFIC2                                                    0x010c
2278#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x0150
2279#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_STATUS                                                   0x0154
2280#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_MASK                                                     0x0158
2281#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x015c
2282#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CORR_ERR_STATUS                                                     0x0160
2283#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_CORR_ERR_MASK                                                       0x0164
2284#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x0168
2285#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG0                                                            0x016c
2286#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG1                                                            0x0170
2287#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG2                                                            0x0174
2288#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_HDR_LOG3                                                            0x0178
2289#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG0                                                     0x0188
2290#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG1                                                     0x018c
2291#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG2                                                     0x0190
2292#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_TLP_PREFIX_LOG3                                                     0x0194
2293#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR_ENH_CAP_LIST                                                    0x0200
2294#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR1_CAP                                                            0x0204
2295#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR1_CNTL                                                           0x0208
2296#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR2_CAP                                                            0x020c
2297#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR2_CNTL                                                           0x0210
2298#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR3_CAP                                                            0x0214
2299#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR3_CNTL                                                           0x0218
2300#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR4_CAP                                                            0x021c
2301#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR4_CNTL                                                           0x0220
2302#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR5_CAP                                                            0x0224
2303#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR5_CNTL                                                           0x0228
2304#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR6_CAP                                                            0x022c
2305#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_BAR6_CNTL                                                           0x0230
2306#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x0240
2307#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x0244
2308#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_DATA                                                     0x0248
2309#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_PWR_BUDGET_CAP                                                      0x024c
2310#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_ENH_CAP_LIST                                                    0x0250
2311#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_CAP                                                             0x0254
2312#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_LATENCY_INDICATOR                                               0x0258
2313#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_STATUS                                                          0x025c
2314#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_CNTL                                                            0x025e
2315#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x0260
2316#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x0261
2317#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x0262
2318#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x0263
2319#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x0264
2320#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x0265
2321#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x0266
2322#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x0267
2323#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_ENH_CAP_LIST                                                    0x02a0
2324#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_CAP                                                             0x02a4
2325#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ACS_CNTL                                                            0x02a6
2326#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_ENH_CAP_LIST                                                    0x0328
2327#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_CAP                                                             0x032c
2328#define cfgBIF_CFG_DEV1_EPF2_0_PCIE_ARI_CNTL                                                            0x032e
2329
2330
2331// addressBlock: nbio_pcie0_bifplr0_cfgdecp
2332// base address: 0x0
2333#define cfgBIFPLR0_0_VENDOR_ID                                                                          0x0000
2334#define cfgBIFPLR0_0_DEVICE_ID                                                                          0x0002
2335#define cfgBIFPLR0_0_COMMAND                                                                            0x0004
2336#define cfgBIFPLR0_0_STATUS                                                                             0x0006
2337#define cfgBIFPLR0_0_REVISION_ID                                                                        0x0008
2338#define cfgBIFPLR0_0_PROG_INTERFACE                                                                     0x0009
2339#define cfgBIFPLR0_0_SUB_CLASS                                                                          0x000a
2340#define cfgBIFPLR0_0_BASE_CLASS                                                                         0x000b
2341#define cfgBIFPLR0_0_CACHE_LINE                                                                         0x000c
2342#define cfgBIFPLR0_0_LATENCY                                                                            0x000d
2343#define cfgBIFPLR0_0_HEADER                                                                             0x000e
2344#define cfgBIFPLR0_0_BIST                                                                               0x000f
2345#define cfgBIFPLR0_0_SUB_BUS_NUMBER_LATENCY                                                             0x0018
2346#define cfgBIFPLR0_0_IO_BASE_LIMIT                                                                      0x001c
2347#define cfgBIFPLR0_0_SECONDARY_STATUS                                                                   0x001e
2348#define cfgBIFPLR0_0_MEM_BASE_LIMIT                                                                     0x0020
2349#define cfgBIFPLR0_0_PREF_BASE_LIMIT                                                                    0x0024
2350#define cfgBIFPLR0_0_PREF_BASE_UPPER                                                                    0x0028
2351#define cfgBIFPLR0_0_PREF_LIMIT_UPPER                                                                   0x002c
2352#define cfgBIFPLR0_0_IO_BASE_LIMIT_HI                                                                   0x0030
2353#define cfgBIFPLR0_0_CAP_PTR                                                                            0x0034
2354#define cfgBIFPLR0_0_INTERRUPT_LINE                                                                     0x003c
2355#define cfgBIFPLR0_0_INTERRUPT_PIN                                                                      0x003d
2356#define cfgBIFPLR0_0_IRQ_BRIDGE_CNTL                                                                    0x003e
2357#define cfgBIFPLR0_0_EXT_BRIDGE_CNTL                                                                    0x0040
2358#define cfgBIFPLR0_0_PMI_CAP_LIST                                                                       0x0050
2359#define cfgBIFPLR0_0_PMI_CAP                                                                            0x0052
2360#define cfgBIFPLR0_0_PMI_STATUS_CNTL                                                                    0x0054
2361#define cfgBIFPLR0_0_PCIE_CAP_LIST                                                                      0x0058
2362#define cfgBIFPLR0_0_PCIE_CAP                                                                           0x005a
2363#define cfgBIFPLR0_0_DEVICE_CAP                                                                         0x005c
2364#define cfgBIFPLR0_0_DEVICE_CNTL                                                                        0x0060
2365#define cfgBIFPLR0_0_DEVICE_STATUS                                                                      0x0062
2366#define cfgBIFPLR0_0_LINK_CAP                                                                           0x0064
2367#define cfgBIFPLR0_0_LINK_CNTL                                                                          0x0068
2368#define cfgBIFPLR0_0_LINK_STATUS                                                                        0x006a
2369#define cfgBIFPLR0_0_SLOT_CAP                                                                           0x006c
2370#define cfgBIFPLR0_0_SLOT_CNTL                                                                          0x0070
2371#define cfgBIFPLR0_0_SLOT_STATUS                                                                        0x0072
2372#define cfgBIFPLR0_0_ROOT_CNTL                                                                          0x0074
2373#define cfgBIFPLR0_0_ROOT_CAP                                                                           0x0076
2374#define cfgBIFPLR0_0_ROOT_STATUS                                                                        0x0078
2375#define cfgBIFPLR0_0_DEVICE_CAP2                                                                        0x007c
2376#define cfgBIFPLR0_0_DEVICE_CNTL2                                                                       0x0080
2377#define cfgBIFPLR0_0_DEVICE_STATUS2                                                                     0x0082
2378#define cfgBIFPLR0_0_LINK_CAP2                                                                          0x0084
2379#define cfgBIFPLR0_0_LINK_CNTL2                                                                         0x0088
2380#define cfgBIFPLR0_0_LINK_STATUS2                                                                       0x008a
2381#define cfgBIFPLR0_0_SLOT_CAP2                                                                          0x008c
2382#define cfgBIFPLR0_0_SLOT_CNTL2                                                                         0x0090
2383#define cfgBIFPLR0_0_SLOT_STATUS2                                                                       0x0092
2384#define cfgBIFPLR0_0_MSI_CAP_LIST                                                                       0x00a0
2385#define cfgBIFPLR0_0_MSI_MSG_CNTL                                                                       0x00a2
2386#define cfgBIFPLR0_0_MSI_MSG_ADDR_LO                                                                    0x00a4
2387#define cfgBIFPLR0_0_MSI_MSG_ADDR_HI                                                                    0x00a8
2388#define cfgBIFPLR0_0_MSI_MSG_DATA                                                                       0x00a8
2389#define cfgBIFPLR0_0_MSI_MSG_DATA_64                                                                    0x00ac
2390#define cfgBIFPLR0_0_SSID_CAP_LIST                                                                      0x00c0
2391#define cfgBIFPLR0_0_SSID_CAP                                                                           0x00c4
2392#define cfgBIFPLR0_0_MSI_MAP_CAP_LIST                                                                   0x00c8
2393#define cfgBIFPLR0_0_MSI_MAP_CAP                                                                        0x00ca
2394#define cfgBIFPLR0_0_MSI_MAP_ADDR_LO                                                                    0x00cc
2395#define cfgBIFPLR0_0_MSI_MAP_ADDR_HI                                                                    0x00d0
2396#define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x0100
2397#define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x0104
2398#define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC1                                                              0x0108
2399#define cfgBIFPLR0_0_PCIE_VENDOR_SPECIFIC2                                                              0x010c
2400#define cfgBIFPLR0_0_PCIE_VC_ENH_CAP_LIST                                                               0x0110
2401#define cfgBIFPLR0_0_PCIE_PORT_VC_CAP_REG1                                                              0x0114
2402#define cfgBIFPLR0_0_PCIE_PORT_VC_CAP_REG2                                                              0x0118
2403#define cfgBIFPLR0_0_PCIE_PORT_VC_CNTL                                                                  0x011c
2404#define cfgBIFPLR0_0_PCIE_PORT_VC_STATUS                                                                0x011e
2405#define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_CAP                                                              0x0120
2406#define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_CNTL                                                             0x0124
2407#define cfgBIFPLR0_0_PCIE_VC0_RESOURCE_STATUS                                                           0x012a
2408#define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_CAP                                                              0x012c
2409#define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_CNTL                                                             0x0130
2410#define cfgBIFPLR0_0_PCIE_VC1_RESOURCE_STATUS                                                           0x0136
2411#define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x0140
2412#define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x0144
2413#define cfgBIFPLR0_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x0148
2414#define cfgBIFPLR0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x0150
2415#define cfgBIFPLR0_0_PCIE_UNCORR_ERR_STATUS                                                             0x0154
2416#define cfgBIFPLR0_0_PCIE_UNCORR_ERR_MASK                                                               0x0158
2417#define cfgBIFPLR0_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x015c
2418#define cfgBIFPLR0_0_PCIE_CORR_ERR_STATUS                                                               0x0160
2419#define cfgBIFPLR0_0_PCIE_CORR_ERR_MASK                                                                 0x0164
2420#define cfgBIFPLR0_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x0168
2421#define cfgBIFPLR0_0_PCIE_HDR_LOG0                                                                      0x016c
2422#define cfgBIFPLR0_0_PCIE_HDR_LOG1                                                                      0x0170
2423#define cfgBIFPLR0_0_PCIE_HDR_LOG2                                                                      0x0174
2424#define cfgBIFPLR0_0_PCIE_HDR_LOG3                                                                      0x0178
2425#define cfgBIFPLR0_0_PCIE_ROOT_ERR_CMD                                                                  0x017c
2426#define cfgBIFPLR0_0_PCIE_ROOT_ERR_STATUS                                                               0x0180
2427#define cfgBIFPLR0_0_PCIE_ERR_SRC_ID                                                                    0x0184
2428#define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG0                                                               0x0188
2429#define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG1                                                               0x018c
2430#define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG2                                                               0x0190
2431#define cfgBIFPLR0_0_PCIE_TLP_PREFIX_LOG3                                                               0x0194
2432#define cfgBIFPLR0_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x0270
2433#define cfgBIFPLR0_0_PCIE_LINK_CNTL3                                                                    0x0274
2434#define cfgBIFPLR0_0_PCIE_LANE_ERROR_STATUS                                                             0x0278
2435#define cfgBIFPLR0_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x027c
2436#define cfgBIFPLR0_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x027e
2437#define cfgBIFPLR0_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x0280
2438#define cfgBIFPLR0_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x0282
2439#define cfgBIFPLR0_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x0284
2440#define cfgBIFPLR0_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x0286
2441#define cfgBIFPLR0_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x0288
2442#define cfgBIFPLR0_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x028a
2443#define cfgBIFPLR0_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x028c
2444#define cfgBIFPLR0_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x028e
2445#define cfgBIFPLR0_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x0290
2446#define cfgBIFPLR0_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x0292
2447#define cfgBIFPLR0_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x0294
2448#define cfgBIFPLR0_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x0296
2449#define cfgBIFPLR0_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x0298
2450#define cfgBIFPLR0_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x029a
2451#define cfgBIFPLR0_0_PCIE_ACS_ENH_CAP_LIST                                                              0x02a0
2452#define cfgBIFPLR0_0_PCIE_ACS_CAP                                                                       0x02a4
2453#define cfgBIFPLR0_0_PCIE_ACS_CNTL                                                                      0x02a6
2454#define cfgBIFPLR0_0_PCIE_MC_ENH_CAP_LIST                                                               0x02f0
2455#define cfgBIFPLR0_0_PCIE_MC_CAP                                                                        0x02f4
2456#define cfgBIFPLR0_0_PCIE_MC_CNTL                                                                       0x02f6
2457#define cfgBIFPLR0_0_PCIE_MC_ADDR0                                                                      0x02f8
2458#define cfgBIFPLR0_0_PCIE_MC_ADDR1                                                                      0x02fc
2459#define cfgBIFPLR0_0_PCIE_MC_RCV0                                                                       0x0300
2460#define cfgBIFPLR0_0_PCIE_MC_RCV1                                                                       0x0304
2461#define cfgBIFPLR0_0_PCIE_MC_BLOCK_ALL0                                                                 0x0308
2462#define cfgBIFPLR0_0_PCIE_MC_BLOCK_ALL1                                                                 0x030c
2463#define cfgBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x0310
2464#define cfgBIFPLR0_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x0314
2465#define cfgBIFPLR0_0_PCIE_MC_OVERLAY_BAR0                                                               0x0318
2466#define cfgBIFPLR0_0_PCIE_MC_OVERLAY_BAR1                                                               0x031c
2467#define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x0370
2468#define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CAP                                                                 0x0374
2469#define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CNTL                                                                0x0378
2470#define cfgBIFPLR0_0_PCIE_L1_PM_SUB_CNTL2                                                               0x037c
2471#define cfgBIFPLR0_0_PCIE_DPC_ENH_CAP_LIST                                                              0x0380
2472#define cfgBIFPLR0_0_PCIE_DPC_CAP_LIST                                                                  0x0384
2473#define cfgBIFPLR0_0_PCIE_DPC_CNTL                                                                      0x0386
2474#define cfgBIFPLR0_0_PCIE_DPC_STATUS                                                                    0x0388
2475#define cfgBIFPLR0_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x038a
2476#define cfgBIFPLR0_0_PCIE_RP_PIO_STATUS                                                                 0x038c
2477#define cfgBIFPLR0_0_PCIE_RP_PIO_MASK                                                                   0x0390
2478#define cfgBIFPLR0_0_PCIE_RP_PIO_SEVERITY                                                               0x0394
2479#define cfgBIFPLR0_0_PCIE_RP_PIO_SYSERROR                                                               0x0398
2480#define cfgBIFPLR0_0_PCIE_RP_PIO_EXCEPTION                                                              0x039c
2481#define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG0                                                               0x03a0
2482#define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG1                                                               0x03a4
2483#define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG2                                                               0x03a8
2484#define cfgBIFPLR0_0_PCIE_RP_PIO_HDR_LOG3                                                               0x03ac
2485#define cfgBIFPLR0_0_PCIE_RP_PIO_IMPSPEC_LOG                                                            0x03b0
2486#define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x03b4
2487#define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x03b8
2488#define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x03bc
2489#define cfgBIFPLR0_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x03c0
2490#define cfgBIFPLR0_0_PCIE_ESM_CAP_LIST                                                                  0x03c4
2491#define cfgBIFPLR0_0_PCIE_ESM_HEADER_1                                                                  0x03c8
2492#define cfgBIFPLR0_0_PCIE_ESM_HEADER_2                                                                  0x03cc
2493#define cfgBIFPLR0_0_PCIE_ESM_STATUS                                                                    0x03ce
2494#define cfgBIFPLR0_0_PCIE_ESM_CTRL                                                                      0x03d0
2495#define cfgBIFPLR0_0_PCIE_ESM_CAP_1                                                                     0x03d4
2496#define cfgBIFPLR0_0_PCIE_ESM_CAP_2                                                                     0x03d8
2497#define cfgBIFPLR0_0_PCIE_ESM_CAP_3                                                                     0x03dc
2498#define cfgBIFPLR0_0_PCIE_ESM_CAP_4                                                                     0x03e0
2499#define cfgBIFPLR0_0_PCIE_ESM_CAP_5                                                                     0x03e4
2500#define cfgBIFPLR0_0_PCIE_ESM_CAP_6                                                                     0x03e8
2501#define cfgBIFPLR0_0_PCIE_ESM_CAP_7                                                                     0x03ec
2502
2503
2504// addressBlock: nbio_pcie0_bifplr1_cfgdecp
2505// base address: 0x0
2506#define cfgBIFPLR1_0_VENDOR_ID                                                                          0x0000
2507#define cfgBIFPLR1_0_DEVICE_ID                                                                          0x0002
2508#define cfgBIFPLR1_0_COMMAND                                                                            0x0004
2509#define cfgBIFPLR1_0_STATUS                                                                             0x0006
2510#define cfgBIFPLR1_0_REVISION_ID                                                                        0x0008
2511#define cfgBIFPLR1_0_PROG_INTERFACE                                                                     0x0009
2512#define cfgBIFPLR1_0_SUB_CLASS                                                                          0x000a
2513#define cfgBIFPLR1_0_BASE_CLASS                                                                         0x000b
2514#define cfgBIFPLR1_0_CACHE_LINE                                                                         0x000c
2515#define cfgBIFPLR1_0_LATENCY                                                                            0x000d
2516#define cfgBIFPLR1_0_HEADER                                                                             0x000e
2517#define cfgBIFPLR1_0_BIST                                                                               0x000f
2518#define cfgBIFPLR1_0_SUB_BUS_NUMBER_LATENCY                                                             0x0018
2519#define cfgBIFPLR1_0_IO_BASE_LIMIT                                                                      0x001c
2520#define cfgBIFPLR1_0_SECONDARY_STATUS                                                                   0x001e
2521#define cfgBIFPLR1_0_MEM_BASE_LIMIT                                                                     0x0020
2522#define cfgBIFPLR1_0_PREF_BASE_LIMIT                                                                    0x0024
2523#define cfgBIFPLR1_0_PREF_BASE_UPPER                                                                    0x0028
2524#define cfgBIFPLR1_0_PREF_LIMIT_UPPER                                                                   0x002c
2525#define cfgBIFPLR1_0_IO_BASE_LIMIT_HI                                                                   0x0030
2526#define cfgBIFPLR1_0_CAP_PTR                                                                            0x0034
2527#define cfgBIFPLR1_0_INTERRUPT_LINE                                                                     0x003c
2528#define cfgBIFPLR1_0_INTERRUPT_PIN                                                                      0x003d
2529#define cfgBIFPLR1_0_IRQ_BRIDGE_CNTL                                                                    0x003e
2530#define cfgBIFPLR1_0_EXT_BRIDGE_CNTL                                                                    0x0040
2531#define cfgBIFPLR1_0_PMI_CAP_LIST                                                                       0x0050
2532#define cfgBIFPLR1_0_PMI_CAP                                                                            0x0052
2533#define cfgBIFPLR1_0_PMI_STATUS_CNTL                                                                    0x0054
2534#define cfgBIFPLR1_0_PCIE_CAP_LIST                                                                      0x0058
2535#define cfgBIFPLR1_0_PCIE_CAP                                                                           0x005a
2536#define cfgBIFPLR1_0_DEVICE_CAP                                                                         0x005c
2537#define cfgBIFPLR1_0_DEVICE_CNTL                                                                        0x0060
2538#define cfgBIFPLR1_0_DEVICE_STATUS                                                                      0x0062
2539#define cfgBIFPLR1_0_LINK_CAP                                                                           0x0064
2540#define cfgBIFPLR1_0_LINK_CNTL                                                                          0x0068
2541#define cfgBIFPLR1_0_LINK_STATUS                                                                        0x006a
2542#define cfgBIFPLR1_0_SLOT_CAP                                                                           0x006c
2543#define cfgBIFPLR1_0_SLOT_CNTL                                                                          0x0070
2544#define cfgBIFPLR1_0_SLOT_STATUS                                                                        0x0072
2545#define cfgBIFPLR1_0_ROOT_CNTL                                                                          0x0074
2546#define cfgBIFPLR1_0_ROOT_CAP                                                                           0x0076
2547#define cfgBIFPLR1_0_ROOT_STATUS                                                                        0x0078
2548#define cfgBIFPLR1_0_DEVICE_CAP2                                                                        0x007c
2549#define cfgBIFPLR1_0_DEVICE_CNTL2                                                                       0x0080
2550#define cfgBIFPLR1_0_DEVICE_STATUS2                                                                     0x0082
2551#define cfgBIFPLR1_0_LINK_CAP2                                                                          0x0084
2552#define cfgBIFPLR1_0_LINK_CNTL2                                                                         0x0088
2553#define cfgBIFPLR1_0_LINK_STATUS2                                                                       0x008a
2554#define cfgBIFPLR1_0_SLOT_CAP2                                                                          0x008c
2555#define cfgBIFPLR1_0_SLOT_CNTL2                                                                         0x0090
2556#define cfgBIFPLR1_0_SLOT_STATUS2                                                                       0x0092
2557#define cfgBIFPLR1_0_MSI_CAP_LIST                                                                       0x00a0
2558#define cfgBIFPLR1_0_MSI_MSG_CNTL                                                                       0x00a2
2559#define cfgBIFPLR1_0_MSI_MSG_ADDR_LO                                                                    0x00a4
2560#define cfgBIFPLR1_0_MSI_MSG_ADDR_HI                                                                    0x00a8
2561#define cfgBIFPLR1_0_MSI_MSG_DATA                                                                       0x00a8
2562#define cfgBIFPLR1_0_MSI_MSG_DATA_64                                                                    0x00ac
2563#define cfgBIFPLR1_0_SSID_CAP_LIST                                                                      0x00c0
2564#define cfgBIFPLR1_0_SSID_CAP                                                                           0x00c4
2565#define cfgBIFPLR1_0_MSI_MAP_CAP_LIST                                                                   0x00c8
2566#define cfgBIFPLR1_0_MSI_MAP_CAP                                                                        0x00ca
2567#define cfgBIFPLR1_0_MSI_MAP_ADDR_LO                                                                    0x00cc
2568#define cfgBIFPLR1_0_MSI_MAP_ADDR_HI                                                                    0x00d0
2569#define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x0100
2570#define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x0104
2571#define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC1                                                              0x0108
2572#define cfgBIFPLR1_0_PCIE_VENDOR_SPECIFIC2                                                              0x010c
2573#define cfgBIFPLR1_0_PCIE_VC_ENH_CAP_LIST                                                               0x0110
2574#define cfgBIFPLR1_0_PCIE_PORT_VC_CAP_REG1                                                              0x0114
2575#define cfgBIFPLR1_0_PCIE_PORT_VC_CAP_REG2                                                              0x0118
2576#define cfgBIFPLR1_0_PCIE_PORT_VC_CNTL                                                                  0x011c
2577#define cfgBIFPLR1_0_PCIE_PORT_VC_STATUS                                                                0x011e
2578#define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_CAP                                                              0x0120
2579#define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_CNTL                                                             0x0124
2580#define cfgBIFPLR1_0_PCIE_VC0_RESOURCE_STATUS                                                           0x012a
2581#define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_CAP                                                              0x012c
2582#define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_CNTL                                                             0x0130
2583#define cfgBIFPLR1_0_PCIE_VC1_RESOURCE_STATUS                                                           0x0136
2584#define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x0140
2585#define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x0144
2586#define cfgBIFPLR1_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x0148
2587#define cfgBIFPLR1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x0150
2588#define cfgBIFPLR1_0_PCIE_UNCORR_ERR_STATUS                                                             0x0154
2589#define cfgBIFPLR1_0_PCIE_UNCORR_ERR_MASK                                                               0x0158
2590#define cfgBIFPLR1_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x015c
2591#define cfgBIFPLR1_0_PCIE_CORR_ERR_STATUS                                                               0x0160
2592#define cfgBIFPLR1_0_PCIE_CORR_ERR_MASK                                                                 0x0164
2593#define cfgBIFPLR1_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x0168
2594#define cfgBIFPLR1_0_PCIE_HDR_LOG0                                                                      0x016c
2595#define cfgBIFPLR1_0_PCIE_HDR_LOG1                                                                      0x0170
2596#define cfgBIFPLR1_0_PCIE_HDR_LOG2                                                                      0x0174
2597#define cfgBIFPLR1_0_PCIE_HDR_LOG3                                                                      0x0178
2598#define cfgBIFPLR1_0_PCIE_ROOT_ERR_CMD                                                                  0x017c
2599#define cfgBIFPLR1_0_PCIE_ROOT_ERR_STATUS                                                               0x0180
2600#define cfgBIFPLR1_0_PCIE_ERR_SRC_ID                                                                    0x0184
2601#define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG0                                                               0x0188
2602#define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG1                                                               0x018c
2603#define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG2                                                               0x0190
2604#define cfgBIFPLR1_0_PCIE_TLP_PREFIX_LOG3                                                               0x0194
2605#define cfgBIFPLR1_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x0270
2606#define cfgBIFPLR1_0_PCIE_LINK_CNTL3                                                                    0x0274
2607#define cfgBIFPLR1_0_PCIE_LANE_ERROR_STATUS                                                             0x0278
2608#define cfgBIFPLR1_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x027c
2609#define cfgBIFPLR1_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x027e
2610#define cfgBIFPLR1_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x0280
2611#define cfgBIFPLR1_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x0282
2612#define cfgBIFPLR1_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x0284
2613#define cfgBIFPLR1_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x0286
2614#define cfgBIFPLR1_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x0288
2615#define cfgBIFPLR1_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x028a
2616#define cfgBIFPLR1_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x028c
2617#define cfgBIFPLR1_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x028e
2618#define cfgBIFPLR1_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x0290
2619#define cfgBIFPLR1_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x0292
2620#define cfgBIFPLR1_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x0294
2621#define cfgBIFPLR1_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x0296
2622#define cfgBIFPLR1_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x0298
2623#define cfgBIFPLR1_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x029a
2624#define cfgBIFPLR1_0_PCIE_ACS_ENH_CAP_LIST                                                              0x02a0
2625#define cfgBIFPLR1_0_PCIE_ACS_CAP                                                                       0x02a4
2626#define cfgBIFPLR1_0_PCIE_ACS_CNTL                                                                      0x02a6
2627#define cfgBIFPLR1_0_PCIE_MC_ENH_CAP_LIST                                                               0x02f0
2628#define cfgBIFPLR1_0_PCIE_MC_CAP                                                                        0x02f4
2629#define cfgBIFPLR1_0_PCIE_MC_CNTL                                                                       0x02f6
2630#define cfgBIFPLR1_0_PCIE_MC_ADDR0                                                                      0x02f8
2631#define cfgBIFPLR1_0_PCIE_MC_ADDR1                                                                      0x02fc
2632#define cfgBIFPLR1_0_PCIE_MC_RCV0                                                                       0x0300
2633#define cfgBIFPLR1_0_PCIE_MC_RCV1                                                                       0x0304
2634#define cfgBIFPLR1_0_PCIE_MC_BLOCK_ALL0                                                                 0x0308
2635#define cfgBIFPLR1_0_PCIE_MC_BLOCK_ALL1                                                                 0x030c
2636#define cfgBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x0310
2637#define cfgBIFPLR1_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x0314
2638#define cfgBIFPLR1_0_PCIE_MC_OVERLAY_BAR0                                                               0x0318
2639#define cfgBIFPLR1_0_PCIE_MC_OVERLAY_BAR1                                                               0x031c
2640#define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x0370
2641#define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CAP                                                                 0x0374
2642#define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CNTL                                                                0x0378
2643#define cfgBIFPLR1_0_PCIE_L1_PM_SUB_CNTL2                                                               0x037c
2644#define cfgBIFPLR1_0_PCIE_DPC_ENH_CAP_LIST                                                              0x0380
2645#define cfgBIFPLR1_0_PCIE_DPC_CAP_LIST                                                                  0x0384
2646#define cfgBIFPLR1_0_PCIE_DPC_CNTL                                                                      0x0386
2647#define cfgBIFPLR1_0_PCIE_DPC_STATUS                                                                    0x0388
2648#define cfgBIFPLR1_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x038a
2649#define cfgBIFPLR1_0_PCIE_RP_PIO_STATUS                                                                 0x038c
2650#define cfgBIFPLR1_0_PCIE_RP_PIO_MASK                                                                   0x0390
2651#define cfgBIFPLR1_0_PCIE_RP_PIO_SEVERITY                                                               0x0394
2652#define cfgBIFPLR1_0_PCIE_RP_PIO_SYSERROR                                                               0x0398
2653#define cfgBIFPLR1_0_PCIE_RP_PIO_EXCEPTION                                                              0x039c
2654#define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG0                                                               0x03a0
2655#define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG1                                                               0x03a4
2656#define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG2                                                               0x03a8
2657#define cfgBIFPLR1_0_PCIE_RP_PIO_HDR_LOG3                                                               0x03ac
2658#define cfgBIFPLR1_0_PCIE_RP_PIO_IMPSPEC_LOG                                                            0x03b0
2659#define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x03b4
2660#define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x03b8
2661#define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x03bc
2662#define cfgBIFPLR1_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x03c0
2663#define cfgBIFPLR1_0_PCIE_ESM_CAP_LIST                                                                  0x03c4
2664#define cfgBIFPLR1_0_PCIE_ESM_HEADER_1                                                                  0x03c8
2665#define cfgBIFPLR1_0_PCIE_ESM_HEADER_2                                                                  0x03cc
2666#define cfgBIFPLR1_0_PCIE_ESM_STATUS                                                                    0x03ce
2667#define cfgBIFPLR1_0_PCIE_ESM_CTRL                                                                      0x03d0
2668#define cfgBIFPLR1_0_PCIE_ESM_CAP_1                                                                     0x03d4
2669#define cfgBIFPLR1_0_PCIE_ESM_CAP_2                                                                     0x03d8
2670#define cfgBIFPLR1_0_PCIE_ESM_CAP_3                                                                     0x03dc
2671#define cfgBIFPLR1_0_PCIE_ESM_CAP_4                                                                     0x03e0
2672#define cfgBIFPLR1_0_PCIE_ESM_CAP_5                                                                     0x03e4
2673#define cfgBIFPLR1_0_PCIE_ESM_CAP_6                                                                     0x03e8
2674#define cfgBIFPLR1_0_PCIE_ESM_CAP_7                                                                     0x03ec
2675
2676
2677// addressBlock: nbio_pcie0_bifplr2_cfgdecp
2678// base address: 0x0
2679#define cfgBIFPLR2_0_VENDOR_ID                                                                          0x0000
2680#define cfgBIFPLR2_0_DEVICE_ID                                                                          0x0002
2681#define cfgBIFPLR2_0_COMMAND                                                                            0x0004
2682#define cfgBIFPLR2_0_STATUS                                                                             0x0006
2683#define cfgBIFPLR2_0_REVISION_ID                                                                        0x0008
2684#define cfgBIFPLR2_0_PROG_INTERFACE                                                                     0x0009
2685#define cfgBIFPLR2_0_SUB_CLASS                                                                          0x000a
2686#define cfgBIFPLR2_0_BASE_CLASS                                                                         0x000b
2687#define cfgBIFPLR2_0_CACHE_LINE                                                                         0x000c
2688#define cfgBIFPLR2_0_LATENCY                                                                            0x000d
2689#define cfgBIFPLR2_0_HEADER                                                                             0x000e
2690#define cfgBIFPLR2_0_BIST                                                                               0x000f
2691#define cfgBIFPLR2_0_SUB_BUS_NUMBER_LATENCY                                                             0x0018
2692#define cfgBIFPLR2_0_IO_BASE_LIMIT                                                                      0x001c
2693#define cfgBIFPLR2_0_SECONDARY_STATUS                                                                   0x001e
2694#define cfgBIFPLR2_0_MEM_BASE_LIMIT                                                                     0x0020
2695#define cfgBIFPLR2_0_PREF_BASE_LIMIT                                                                    0x0024
2696#define cfgBIFPLR2_0_PREF_BASE_UPPER                                                                    0x0028
2697#define cfgBIFPLR2_0_PREF_LIMIT_UPPER                                                                   0x002c
2698#define cfgBIFPLR2_0_IO_BASE_LIMIT_HI                                                                   0x0030
2699#define cfgBIFPLR2_0_CAP_PTR                                                                            0x0034
2700#define cfgBIFPLR2_0_INTERRUPT_LINE                                                                     0x003c
2701#define cfgBIFPLR2_0_INTERRUPT_PIN                                                                      0x003d
2702#define cfgBIFPLR2_0_IRQ_BRIDGE_CNTL                                                                    0x003e
2703#define cfgBIFPLR2_0_EXT_BRIDGE_CNTL                                                                    0x0040
2704#define cfgBIFPLR2_0_PMI_CAP_LIST                                                                       0x0050
2705#define cfgBIFPLR2_0_PMI_CAP                                                                            0x0052
2706#define cfgBIFPLR2_0_PMI_STATUS_CNTL                                                                    0x0054
2707#define cfgBIFPLR2_0_PCIE_CAP_LIST                                                                      0x0058
2708#define cfgBIFPLR2_0_PCIE_CAP                                                                           0x005a
2709#define cfgBIFPLR2_0_DEVICE_CAP                                                                         0x005c
2710#define cfgBIFPLR2_0_DEVICE_CNTL                                                                        0x0060
2711#define cfgBIFPLR2_0_DEVICE_STATUS                                                                      0x0062
2712#define cfgBIFPLR2_0_LINK_CAP                                                                           0x0064
2713#define cfgBIFPLR2_0_LINK_CNTL                                                                          0x0068
2714#define cfgBIFPLR2_0_LINK_STATUS                                                                        0x006a
2715#define cfgBIFPLR2_0_SLOT_CAP                                                                           0x006c
2716#define cfgBIFPLR2_0_SLOT_CNTL                                                                          0x0070
2717#define cfgBIFPLR2_0_SLOT_STATUS                                                                        0x0072
2718#define cfgBIFPLR2_0_ROOT_CNTL                                                                          0x0074
2719#define cfgBIFPLR2_0_ROOT_CAP                                                                           0x0076
2720#define cfgBIFPLR2_0_ROOT_STATUS                                                                        0x0078
2721#define cfgBIFPLR2_0_DEVICE_CAP2                                                                        0x007c
2722#define cfgBIFPLR2_0_DEVICE_CNTL2                                                                       0x0080
2723#define cfgBIFPLR2_0_DEVICE_STATUS2                                                                     0x0082
2724#define cfgBIFPLR2_0_LINK_CAP2                                                                          0x0084
2725#define cfgBIFPLR2_0_LINK_CNTL2                                                                         0x0088
2726#define cfgBIFPLR2_0_LINK_STATUS2                                                                       0x008a
2727#define cfgBIFPLR2_0_SLOT_CAP2                                                                          0x008c
2728#define cfgBIFPLR2_0_SLOT_CNTL2                                                                         0x0090
2729#define cfgBIFPLR2_0_SLOT_STATUS2                                                                       0x0092
2730#define cfgBIFPLR2_0_MSI_CAP_LIST                                                                       0x00a0
2731#define cfgBIFPLR2_0_MSI_MSG_CNTL                                                                       0x00a2
2732#define cfgBIFPLR2_0_MSI_MSG_ADDR_LO                                                                    0x00a4
2733#define cfgBIFPLR2_0_MSI_MSG_ADDR_HI                                                                    0x00a8
2734#define cfgBIFPLR2_0_MSI_MSG_DATA                                                                       0x00a8
2735#define cfgBIFPLR2_0_MSI_MSG_DATA_64                                                                    0x00ac
2736#define cfgBIFPLR2_0_SSID_CAP_LIST                                                                      0x00c0
2737#define cfgBIFPLR2_0_SSID_CAP                                                                           0x00c4
2738#define cfgBIFPLR2_0_MSI_MAP_CAP_LIST                                                                   0x00c8
2739#define cfgBIFPLR2_0_MSI_MAP_CAP                                                                        0x00ca
2740#define cfgBIFPLR2_0_MSI_MAP_ADDR_LO                                                                    0x00cc
2741#define cfgBIFPLR2_0_MSI_MAP_ADDR_HI                                                                    0x00d0
2742#define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x0100
2743#define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x0104
2744#define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC1                                                              0x0108
2745#define cfgBIFPLR2_0_PCIE_VENDOR_SPECIFIC2                                                              0x010c
2746#define cfgBIFPLR2_0_PCIE_VC_ENH_CAP_LIST                                                               0x0110
2747#define cfgBIFPLR2_0_PCIE_PORT_VC_CAP_REG1                                                              0x0114
2748#define cfgBIFPLR2_0_PCIE_PORT_VC_CAP_REG2                                                              0x0118
2749#define cfgBIFPLR2_0_PCIE_PORT_VC_CNTL                                                                  0x011c
2750#define cfgBIFPLR2_0_PCIE_PORT_VC_STATUS                                                                0x011e
2751#define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_CAP                                                              0x0120
2752#define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_CNTL                                                             0x0124
2753#define cfgBIFPLR2_0_PCIE_VC0_RESOURCE_STATUS                                                           0x012a
2754#define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_CAP                                                              0x012c
2755#define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_CNTL                                                             0x0130
2756#define cfgBIFPLR2_0_PCIE_VC1_RESOURCE_STATUS                                                           0x0136
2757#define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x0140
2758#define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x0144
2759#define cfgBIFPLR2_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x0148
2760#define cfgBIFPLR2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x0150
2761#define cfgBIFPLR2_0_PCIE_UNCORR_ERR_STATUS                                                             0x0154
2762#define cfgBIFPLR2_0_PCIE_UNCORR_ERR_MASK                                                               0x0158
2763#define cfgBIFPLR2_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x015c
2764#define cfgBIFPLR2_0_PCIE_CORR_ERR_STATUS                                                               0x0160
2765#define cfgBIFPLR2_0_PCIE_CORR_ERR_MASK                                                                 0x0164
2766#define cfgBIFPLR2_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x0168
2767#define cfgBIFPLR2_0_PCIE_HDR_LOG0                                                                      0x016c
2768#define cfgBIFPLR2_0_PCIE_HDR_LOG1                                                                      0x0170
2769#define cfgBIFPLR2_0_PCIE_HDR_LOG2                                                                      0x0174
2770#define cfgBIFPLR2_0_PCIE_HDR_LOG3                                                                      0x0178
2771#define cfgBIFPLR2_0_PCIE_ROOT_ERR_CMD                                                                  0x017c
2772#define cfgBIFPLR2_0_PCIE_ROOT_ERR_STATUS                                                               0x0180
2773#define cfgBIFPLR2_0_PCIE_ERR_SRC_ID                                                                    0x0184
2774#define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG0                                                               0x0188
2775#define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG1                                                               0x018c
2776#define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG2                                                               0x0190
2777#define cfgBIFPLR2_0_PCIE_TLP_PREFIX_LOG3                                                               0x0194
2778#define cfgBIFPLR2_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x0270
2779#define cfgBIFPLR2_0_PCIE_LINK_CNTL3                                                                    0x0274
2780#define cfgBIFPLR2_0_PCIE_LANE_ERROR_STATUS                                                             0x0278
2781#define cfgBIFPLR2_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x027c
2782#define cfgBIFPLR2_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x027e
2783#define cfgBIFPLR2_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x0280
2784#define cfgBIFPLR2_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x0282
2785#define cfgBIFPLR2_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x0284
2786#define cfgBIFPLR2_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x0286
2787#define cfgBIFPLR2_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x0288
2788#define cfgBIFPLR2_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x028a
2789#define cfgBIFPLR2_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x028c
2790#define cfgBIFPLR2_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x028e
2791#define cfgBIFPLR2_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x0290
2792#define cfgBIFPLR2_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x0292
2793#define cfgBIFPLR2_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x0294
2794#define cfgBIFPLR2_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x0296
2795#define cfgBIFPLR2_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x0298
2796#define cfgBIFPLR2_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x029a
2797#define cfgBIFPLR2_0_PCIE_ACS_ENH_CAP_LIST                                                              0x02a0
2798#define cfgBIFPLR2_0_PCIE_ACS_CAP                                                                       0x02a4
2799#define cfgBIFPLR2_0_PCIE_ACS_CNTL                                                                      0x02a6
2800#define cfgBIFPLR2_0_PCIE_MC_ENH_CAP_LIST                                                               0x02f0
2801#define cfgBIFPLR2_0_PCIE_MC_CAP                                                                        0x02f4
2802#define cfgBIFPLR2_0_PCIE_MC_CNTL                                                                       0x02f6
2803#define cfgBIFPLR2_0_PCIE_MC_ADDR0                                                                      0x02f8
2804#define cfgBIFPLR2_0_PCIE_MC_ADDR1                                                                      0x02fc
2805#define cfgBIFPLR2_0_PCIE_MC_RCV0                                                                       0x0300
2806#define cfgBIFPLR2_0_PCIE_MC_RCV1                                                                       0x0304
2807#define cfgBIFPLR2_0_PCIE_MC_BLOCK_ALL0                                                                 0x0308
2808#define cfgBIFPLR2_0_PCIE_MC_BLOCK_ALL1                                                                 0x030c
2809#define cfgBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x0310
2810#define cfgBIFPLR2_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x0314
2811#define cfgBIFPLR2_0_PCIE_MC_OVERLAY_BAR0                                                               0x0318
2812#define cfgBIFPLR2_0_PCIE_MC_OVERLAY_BAR1                                                               0x031c
2813#define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x0370
2814#define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CAP                                                                 0x0374
2815#define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CNTL                                                                0x0378
2816#define cfgBIFPLR2_0_PCIE_L1_PM_SUB_CNTL2                                                               0x037c
2817#define cfgBIFPLR2_0_PCIE_DPC_ENH_CAP_LIST                                                              0x0380
2818#define cfgBIFPLR2_0_PCIE_DPC_CAP_LIST                                                                  0x0384
2819#define cfgBIFPLR2_0_PCIE_DPC_CNTL                                                                      0x0386
2820#define cfgBIFPLR2_0_PCIE_DPC_STATUS                                                                    0x0388
2821#define cfgBIFPLR2_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x038a
2822#define cfgBIFPLR2_0_PCIE_RP_PIO_STATUS                                                                 0x038c
2823#define cfgBIFPLR2_0_PCIE_RP_PIO_MASK                                                                   0x0390
2824#define cfgBIFPLR2_0_PCIE_RP_PIO_SEVERITY                                                               0x0394
2825#define cfgBIFPLR2_0_PCIE_RP_PIO_SYSERROR                                                               0x0398
2826#define cfgBIFPLR2_0_PCIE_RP_PIO_EXCEPTION                                                              0x039c
2827#define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG0                                                               0x03a0
2828#define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG1                                                               0x03a4
2829#define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG2                                                               0x03a8
2830#define cfgBIFPLR2_0_PCIE_RP_PIO_HDR_LOG3                                                               0x03ac
2831#define cfgBIFPLR2_0_PCIE_RP_PIO_IMPSPEC_LOG                                                            0x03b0
2832#define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x03b4
2833#define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x03b8
2834#define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x03bc
2835#define cfgBIFPLR2_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x03c0
2836#define cfgBIFPLR2_0_PCIE_ESM_CAP_LIST                                                                  0x03c4
2837#define cfgBIFPLR2_0_PCIE_ESM_HEADER_1                                                                  0x03c8
2838#define cfgBIFPLR2_0_PCIE_ESM_HEADER_2                                                                  0x03cc
2839#define cfgBIFPLR2_0_PCIE_ESM_STATUS                                                                    0x03ce
2840#define cfgBIFPLR2_0_PCIE_ESM_CTRL                                                                      0x03d0
2841#define cfgBIFPLR2_0_PCIE_ESM_CAP_1                                                                     0x03d4
2842#define cfgBIFPLR2_0_PCIE_ESM_CAP_2                                                                     0x03d8
2843#define cfgBIFPLR2_0_PCIE_ESM_CAP_3                                                                     0x03dc
2844#define cfgBIFPLR2_0_PCIE_ESM_CAP_4                                                                     0x03e0
2845#define cfgBIFPLR2_0_PCIE_ESM_CAP_5                                                                     0x03e4
2846#define cfgBIFPLR2_0_PCIE_ESM_CAP_6                                                                     0x03e8
2847#define cfgBIFPLR2_0_PCIE_ESM_CAP_7                                                                     0x03ec
2848
2849
2850// addressBlock: nbio_pcie0_bifplr3_cfgdecp
2851// base address: 0x0
2852#define cfgBIFPLR3_0_VENDOR_ID                                                                          0x0000
2853#define cfgBIFPLR3_0_DEVICE_ID                                                                          0x0002
2854#define cfgBIFPLR3_0_COMMAND                                                                            0x0004
2855#define cfgBIFPLR3_0_STATUS                                                                             0x0006
2856#define cfgBIFPLR3_0_REVISION_ID                                                                        0x0008
2857#define cfgBIFPLR3_0_PROG_INTERFACE                                                                     0x0009
2858#define cfgBIFPLR3_0_SUB_CLASS                                                                          0x000a
2859#define cfgBIFPLR3_0_BASE_CLASS                                                                         0x000b
2860#define cfgBIFPLR3_0_CACHE_LINE                                                                         0x000c
2861#define cfgBIFPLR3_0_LATENCY                                                                            0x000d
2862#define cfgBIFPLR3_0_HEADER                                                                             0x000e
2863#define cfgBIFPLR3_0_BIST                                                                               0x000f
2864#define cfgBIFPLR3_0_SUB_BUS_NUMBER_LATENCY                                                             0x0018
2865#define cfgBIFPLR3_0_IO_BASE_LIMIT                                                                      0x001c
2866#define cfgBIFPLR3_0_SECONDARY_STATUS                                                                   0x001e
2867#define cfgBIFPLR3_0_MEM_BASE_LIMIT                                                                     0x0020
2868#define cfgBIFPLR3_0_PREF_BASE_LIMIT                                                                    0x0024
2869#define cfgBIFPLR3_0_PREF_BASE_UPPER                                                                    0x0028
2870#define cfgBIFPLR3_0_PREF_LIMIT_UPPER                                                                   0x002c
2871#define cfgBIFPLR3_0_IO_BASE_LIMIT_HI                                                                   0x0030
2872#define cfgBIFPLR3_0_CAP_PTR                                                                            0x0034
2873#define cfgBIFPLR3_0_INTERRUPT_LINE                                                                     0x003c
2874#define cfgBIFPLR3_0_INTERRUPT_PIN                                                                      0x003d
2875#define cfgBIFPLR3_0_IRQ_BRIDGE_CNTL                                                                    0x003e
2876#define cfgBIFPLR3_0_EXT_BRIDGE_CNTL                                                                    0x0040
2877#define cfgBIFPLR3_0_PMI_CAP_LIST                                                                       0x0050
2878#define cfgBIFPLR3_0_PMI_CAP                                                                            0x0052
2879#define cfgBIFPLR3_0_PMI_STATUS_CNTL                                                                    0x0054
2880#define cfgBIFPLR3_0_PCIE_CAP_LIST                                                                      0x0058
2881#define cfgBIFPLR3_0_PCIE_CAP                                                                           0x005a
2882#define cfgBIFPLR3_0_DEVICE_CAP                                                                         0x005c
2883#define cfgBIFPLR3_0_DEVICE_CNTL                                                                        0x0060
2884#define cfgBIFPLR3_0_DEVICE_STATUS                                                                      0x0062
2885#define cfgBIFPLR3_0_LINK_CAP                                                                           0x0064
2886#define cfgBIFPLR3_0_LINK_CNTL                                                                          0x0068
2887#define cfgBIFPLR3_0_LINK_STATUS                                                                        0x006a
2888#define cfgBIFPLR3_0_SLOT_CAP                                                                           0x006c
2889#define cfgBIFPLR3_0_SLOT_CNTL                                                                          0x0070
2890#define cfgBIFPLR3_0_SLOT_STATUS                                                                        0x0072
2891#define cfgBIFPLR3_0_ROOT_CNTL                                                                          0x0074
2892#define cfgBIFPLR3_0_ROOT_CAP                                                                           0x0076
2893#define cfgBIFPLR3_0_ROOT_STATUS                                                                        0x0078
2894#define cfgBIFPLR3_0_DEVICE_CAP2                                                                        0x007c
2895#define cfgBIFPLR3_0_DEVICE_CNTL2                                                                       0x0080
2896#define cfgBIFPLR3_0_DEVICE_STATUS2                                                                     0x0082
2897#define cfgBIFPLR3_0_LINK_CAP2                                                                          0x0084
2898#define cfgBIFPLR3_0_LINK_CNTL2                                                                         0x0088
2899#define cfgBIFPLR3_0_LINK_STATUS2                                                                       0x008a
2900#define cfgBIFPLR3_0_SLOT_CAP2                                                                          0x008c
2901#define cfgBIFPLR3_0_SLOT_CNTL2                                                                         0x0090
2902#define cfgBIFPLR3_0_SLOT_STATUS2                                                                       0x0092
2903#define cfgBIFPLR3_0_MSI_CAP_LIST                                                                       0x00a0
2904#define cfgBIFPLR3_0_MSI_MSG_CNTL                                                                       0x00a2
2905#define cfgBIFPLR3_0_MSI_MSG_ADDR_LO                                                                    0x00a4
2906#define cfgBIFPLR3_0_MSI_MSG_ADDR_HI                                                                    0x00a8
2907#define cfgBIFPLR3_0_MSI_MSG_DATA                                                                       0x00a8
2908#define cfgBIFPLR3_0_MSI_MSG_DATA_64                                                                    0x00ac
2909#define cfgBIFPLR3_0_SSID_CAP_LIST                                                                      0x00c0
2910#define cfgBIFPLR3_0_SSID_CAP                                                                           0x00c4
2911#define cfgBIFPLR3_0_MSI_MAP_CAP_LIST                                                                   0x00c8
2912#define cfgBIFPLR3_0_MSI_MAP_CAP                                                                        0x00ca
2913#define cfgBIFPLR3_0_MSI_MAP_ADDR_LO                                                                    0x00cc
2914#define cfgBIFPLR3_0_MSI_MAP_ADDR_HI                                                                    0x00d0
2915#define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x0100
2916#define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x0104
2917#define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC1                                                              0x0108
2918#define cfgBIFPLR3_0_PCIE_VENDOR_SPECIFIC2                                                              0x010c
2919#define cfgBIFPLR3_0_PCIE_VC_ENH_CAP_LIST                                                               0x0110
2920#define cfgBIFPLR3_0_PCIE_PORT_VC_CAP_REG1                                                              0x0114
2921#define cfgBIFPLR3_0_PCIE_PORT_VC_CAP_REG2                                                              0x0118
2922#define cfgBIFPLR3_0_PCIE_PORT_VC_CNTL                                                                  0x011c
2923#define cfgBIFPLR3_0_PCIE_PORT_VC_STATUS                                                                0x011e
2924#define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_CAP                                                              0x0120
2925#define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_CNTL                                                             0x0124
2926#define cfgBIFPLR3_0_PCIE_VC0_RESOURCE_STATUS                                                           0x012a
2927#define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_CAP                                                              0x012c
2928#define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_CNTL                                                             0x0130
2929#define cfgBIFPLR3_0_PCIE_VC1_RESOURCE_STATUS                                                           0x0136
2930#define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x0140
2931#define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x0144
2932#define cfgBIFPLR3_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x0148
2933#define cfgBIFPLR3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x0150
2934#define cfgBIFPLR3_0_PCIE_UNCORR_ERR_STATUS                                                             0x0154
2935#define cfgBIFPLR3_0_PCIE_UNCORR_ERR_MASK                                                               0x0158
2936#define cfgBIFPLR3_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x015c
2937#define cfgBIFPLR3_0_PCIE_CORR_ERR_STATUS                                                               0x0160
2938#define cfgBIFPLR3_0_PCIE_CORR_ERR_MASK                                                                 0x0164
2939#define cfgBIFPLR3_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x0168
2940#define cfgBIFPLR3_0_PCIE_HDR_LOG0                                                                      0x016c
2941#define cfgBIFPLR3_0_PCIE_HDR_LOG1                                                                      0x0170
2942#define cfgBIFPLR3_0_PCIE_HDR_LOG2                                                                      0x0174
2943#define cfgBIFPLR3_0_PCIE_HDR_LOG3                                                                      0x0178
2944#define cfgBIFPLR3_0_PCIE_ROOT_ERR_CMD                                                                  0x017c
2945#define cfgBIFPLR3_0_PCIE_ROOT_ERR_STATUS                                                               0x0180
2946#define cfgBIFPLR3_0_PCIE_ERR_SRC_ID                                                                    0x0184
2947#define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG0                                                               0x0188
2948#define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG1                                                               0x018c
2949#define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG2                                                               0x0190
2950#define cfgBIFPLR3_0_PCIE_TLP_PREFIX_LOG3                                                               0x0194
2951#define cfgBIFPLR3_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x0270
2952#define cfgBIFPLR3_0_PCIE_LINK_CNTL3                                                                    0x0274
2953#define cfgBIFPLR3_0_PCIE_LANE_ERROR_STATUS                                                             0x0278
2954#define cfgBIFPLR3_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x027c
2955#define cfgBIFPLR3_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x027e
2956#define cfgBIFPLR3_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x0280
2957#define cfgBIFPLR3_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x0282
2958#define cfgBIFPLR3_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x0284
2959#define cfgBIFPLR3_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x0286
2960#define cfgBIFPLR3_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x0288
2961#define cfgBIFPLR3_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x028a
2962#define cfgBIFPLR3_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x028c
2963#define cfgBIFPLR3_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x028e
2964#define cfgBIFPLR3_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x0290
2965#define cfgBIFPLR3_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x0292
2966#define cfgBIFPLR3_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x0294
2967#define cfgBIFPLR3_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x0296
2968#define cfgBIFPLR3_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x0298
2969#define cfgBIFPLR3_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x029a
2970#define cfgBIFPLR3_0_PCIE_ACS_ENH_CAP_LIST                                                              0x02a0
2971#define cfgBIFPLR3_0_PCIE_ACS_CAP                                                                       0x02a4
2972#define cfgBIFPLR3_0_PCIE_ACS_CNTL                                                                      0x02a6
2973#define cfgBIFPLR3_0_PCIE_MC_ENH_CAP_LIST                                                               0x02f0
2974#define cfgBIFPLR3_0_PCIE_MC_CAP                                                                        0x02f4
2975#define cfgBIFPLR3_0_PCIE_MC_CNTL                                                                       0x02f6
2976#define cfgBIFPLR3_0_PCIE_MC_ADDR0                                                                      0x02f8
2977#define cfgBIFPLR3_0_PCIE_MC_ADDR1                                                                      0x02fc
2978#define cfgBIFPLR3_0_PCIE_MC_RCV0                                                                       0x0300
2979#define cfgBIFPLR3_0_PCIE_MC_RCV1                                                                       0x0304
2980#define cfgBIFPLR3_0_PCIE_MC_BLOCK_ALL0                                                                 0x0308
2981#define cfgBIFPLR3_0_PCIE_MC_BLOCK_ALL1                                                                 0x030c
2982#define cfgBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x0310
2983#define cfgBIFPLR3_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x0314
2984#define cfgBIFPLR3_0_PCIE_MC_OVERLAY_BAR0                                                               0x0318
2985#define cfgBIFPLR3_0_PCIE_MC_OVERLAY_BAR1                                                               0x031c
2986#define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x0370
2987#define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CAP                                                                 0x0374
2988#define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CNTL                                                                0x0378
2989#define cfgBIFPLR3_0_PCIE_L1_PM_SUB_CNTL2                                                               0x037c
2990#define cfgBIFPLR3_0_PCIE_DPC_ENH_CAP_LIST                                                              0x0380
2991#define cfgBIFPLR3_0_PCIE_DPC_CAP_LIST                                                                  0x0384
2992#define cfgBIFPLR3_0_PCIE_DPC_CNTL                                                                      0x0386
2993#define cfgBIFPLR3_0_PCIE_DPC_STATUS                                                                    0x0388
2994#define cfgBIFPLR3_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x038a
2995#define cfgBIFPLR3_0_PCIE_RP_PIO_STATUS                                                                 0x038c
2996#define cfgBIFPLR3_0_PCIE_RP_PIO_MASK                                                                   0x0390
2997#define cfgBIFPLR3_0_PCIE_RP_PIO_SEVERITY                                                               0x0394
2998#define cfgBIFPLR3_0_PCIE_RP_PIO_SYSERROR                                                               0x0398
2999#define cfgBIFPLR3_0_PCIE_RP_PIO_EXCEPTION                                                              0x039c
3000#define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG0                                                               0x03a0
3001#define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG1                                                               0x03a4
3002#define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG2                                                               0x03a8
3003#define cfgBIFPLR3_0_PCIE_RP_PIO_HDR_LOG3                                                               0x03ac
3004#define cfgBIFPLR3_0_PCIE_RP_PIO_IMPSPEC_LOG                                                            0x03b0
3005#define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x03b4
3006#define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x03b8
3007#define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x03bc
3008#define cfgBIFPLR3_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x03c0
3009#define cfgBIFPLR3_0_PCIE_ESM_CAP_LIST                                                                  0x03c4
3010#define cfgBIFPLR3_0_PCIE_ESM_HEADER_1                                                                  0x03c8
3011#define cfgBIFPLR3_0_PCIE_ESM_HEADER_2                                                                  0x03cc
3012#define cfgBIFPLR3_0_PCIE_ESM_STATUS                                                                    0x03ce
3013#define cfgBIFPLR3_0_PCIE_ESM_CTRL                                                                      0x03d0
3014#define cfgBIFPLR3_0_PCIE_ESM_CAP_1                                                                     0x03d4
3015#define cfgBIFPLR3_0_PCIE_ESM_CAP_2                                                                     0x03d8
3016#define cfgBIFPLR3_0_PCIE_ESM_CAP_3                                                                     0x03dc
3017#define cfgBIFPLR3_0_PCIE_ESM_CAP_4                                                                     0x03e0
3018#define cfgBIFPLR3_0_PCIE_ESM_CAP_5                                                                     0x03e4
3019#define cfgBIFPLR3_0_PCIE_ESM_CAP_6                                                                     0x03e8
3020#define cfgBIFPLR3_0_PCIE_ESM_CAP_7                                                                     0x03ec
3021
3022
3023// addressBlock: nbio_pcie0_bifplr4_cfgdecp
3024// base address: 0x0
3025#define cfgBIFPLR4_0_VENDOR_ID                                                                          0x0000
3026#define cfgBIFPLR4_0_DEVICE_ID                                                                          0x0002
3027#define cfgBIFPLR4_0_COMMAND                                                                            0x0004
3028#define cfgBIFPLR4_0_STATUS                                                                             0x0006
3029#define cfgBIFPLR4_0_REVISION_ID                                                                        0x0008
3030#define cfgBIFPLR4_0_PROG_INTERFACE                                                                     0x0009
3031#define cfgBIFPLR4_0_SUB_CLASS                                                                          0x000a
3032#define cfgBIFPLR4_0_BASE_CLASS                                                                         0x000b
3033#define cfgBIFPLR4_0_CACHE_LINE                                                                         0x000c
3034#define cfgBIFPLR4_0_LATENCY                                                                            0x000d
3035#define cfgBIFPLR4_0_HEADER                                                                             0x000e
3036#define cfgBIFPLR4_0_BIST                                                                               0x000f
3037#define cfgBIFPLR4_0_SUB_BUS_NUMBER_LATENCY                                                             0x0018
3038#define cfgBIFPLR4_0_IO_BASE_LIMIT                                                                      0x001c
3039#define cfgBIFPLR4_0_SECONDARY_STATUS                                                                   0x001e
3040#define cfgBIFPLR4_0_MEM_BASE_LIMIT                                                                     0x0020
3041#define cfgBIFPLR4_0_PREF_BASE_LIMIT                                                                    0x0024
3042#define cfgBIFPLR4_0_PREF_BASE_UPPER                                                                    0x0028
3043#define cfgBIFPLR4_0_PREF_LIMIT_UPPER                                                                   0x002c
3044#define cfgBIFPLR4_0_IO_BASE_LIMIT_HI                                                                   0x0030
3045#define cfgBIFPLR4_0_CAP_PTR                                                                            0x0034
3046#define cfgBIFPLR4_0_INTERRUPT_LINE                                                                     0x003c
3047#define cfgBIFPLR4_0_INTERRUPT_PIN                                                                      0x003d
3048#define cfgBIFPLR4_0_IRQ_BRIDGE_CNTL                                                                    0x003e
3049#define cfgBIFPLR4_0_EXT_BRIDGE_CNTL                                                                    0x0040
3050#define cfgBIFPLR4_0_PMI_CAP_LIST                                                                       0x0050
3051#define cfgBIFPLR4_0_PMI_CAP                                                                            0x0052
3052#define cfgBIFPLR4_0_PMI_STATUS_CNTL                                                                    0x0054
3053#define cfgBIFPLR4_0_PCIE_CAP_LIST                                                                      0x0058
3054#define cfgBIFPLR4_0_PCIE_CAP                                                                           0x005a
3055#define cfgBIFPLR4_0_DEVICE_CAP                                                                         0x005c
3056#define cfgBIFPLR4_0_DEVICE_CNTL                                                                        0x0060
3057#define cfgBIFPLR4_0_DEVICE_STATUS                                                                      0x0062
3058#define cfgBIFPLR4_0_LINK_CAP                                                                           0x0064
3059#define cfgBIFPLR4_0_LINK_CNTL                                                                          0x0068
3060#define cfgBIFPLR4_0_LINK_STATUS                                                                        0x006a
3061#define cfgBIFPLR4_0_SLOT_CAP                                                                           0x006c
3062#define cfgBIFPLR4_0_SLOT_CNTL                                                                          0x0070
3063#define cfgBIFPLR4_0_SLOT_STATUS                                                                        0x0072
3064#define cfgBIFPLR4_0_ROOT_CNTL                                                                          0x0074
3065#define cfgBIFPLR4_0_ROOT_CAP                                                                           0x0076
3066#define cfgBIFPLR4_0_ROOT_STATUS                                                                        0x0078
3067#define cfgBIFPLR4_0_DEVICE_CAP2                                                                        0x007c
3068#define cfgBIFPLR4_0_DEVICE_CNTL2                                                                       0x0080
3069#define cfgBIFPLR4_0_DEVICE_STATUS2                                                                     0x0082
3070#define cfgBIFPLR4_0_LINK_CAP2                                                                          0x0084
3071#define cfgBIFPLR4_0_LINK_CNTL2                                                                         0x0088
3072#define cfgBIFPLR4_0_LINK_STATUS2                                                                       0x008a
3073#define cfgBIFPLR4_0_SLOT_CAP2                                                                          0x008c
3074#define cfgBIFPLR4_0_SLOT_CNTL2                                                                         0x0090
3075#define cfgBIFPLR4_0_SLOT_STATUS2                                                                       0x0092
3076#define cfgBIFPLR4_0_MSI_CAP_LIST                                                                       0x00a0
3077#define cfgBIFPLR4_0_MSI_MSG_CNTL                                                                       0x00a2
3078#define cfgBIFPLR4_0_MSI_MSG_ADDR_LO                                                                    0x00a4
3079#define cfgBIFPLR4_0_MSI_MSG_ADDR_HI                                                                    0x00a8
3080#define cfgBIFPLR4_0_MSI_MSG_DATA                                                                       0x00a8
3081#define cfgBIFPLR4_0_MSI_MSG_DATA_64                                                                    0x00ac
3082#define cfgBIFPLR4_0_SSID_CAP_LIST                                                                      0x00c0
3083#define cfgBIFPLR4_0_SSID_CAP                                                                           0x00c4
3084#define cfgBIFPLR4_0_MSI_MAP_CAP_LIST                                                                   0x00c8
3085#define cfgBIFPLR4_0_MSI_MAP_CAP                                                                        0x00ca
3086#define cfgBIFPLR4_0_MSI_MAP_ADDR_LO                                                                    0x00cc
3087#define cfgBIFPLR4_0_MSI_MAP_ADDR_HI                                                                    0x00d0
3088#define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x0100
3089#define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x0104
3090#define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC1                                                              0x0108
3091#define cfgBIFPLR4_0_PCIE_VENDOR_SPECIFIC2                                                              0x010c
3092#define cfgBIFPLR4_0_PCIE_VC_ENH_CAP_LIST                                                               0x0110
3093#define cfgBIFPLR4_0_PCIE_PORT_VC_CAP_REG1                                                              0x0114
3094#define cfgBIFPLR4_0_PCIE_PORT_VC_CAP_REG2                                                              0x0118
3095#define cfgBIFPLR4_0_PCIE_PORT_VC_CNTL                                                                  0x011c
3096#define cfgBIFPLR4_0_PCIE_PORT_VC_STATUS                                                                0x011e
3097#define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_CAP                                                              0x0120
3098#define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_CNTL                                                             0x0124
3099#define cfgBIFPLR4_0_PCIE_VC0_RESOURCE_STATUS                                                           0x012a
3100#define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_CAP                                                              0x012c
3101#define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_CNTL                                                             0x0130
3102#define cfgBIFPLR4_0_PCIE_VC1_RESOURCE_STATUS                                                           0x0136
3103#define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x0140
3104#define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x0144
3105#define cfgBIFPLR4_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x0148
3106#define cfgBIFPLR4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x0150
3107#define cfgBIFPLR4_0_PCIE_UNCORR_ERR_STATUS                                                             0x0154
3108#define cfgBIFPLR4_0_PCIE_UNCORR_ERR_MASK                                                               0x0158
3109#define cfgBIFPLR4_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x015c
3110#define cfgBIFPLR4_0_PCIE_CORR_ERR_STATUS                                                               0x0160
3111#define cfgBIFPLR4_0_PCIE_CORR_ERR_MASK                                                                 0x0164
3112#define cfgBIFPLR4_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x0168
3113#define cfgBIFPLR4_0_PCIE_HDR_LOG0                                                                      0x016c
3114#define cfgBIFPLR4_0_PCIE_HDR_LOG1                                                                      0x0170
3115#define cfgBIFPLR4_0_PCIE_HDR_LOG2                                                                      0x0174
3116#define cfgBIFPLR4_0_PCIE_HDR_LOG3                                                                      0x0178
3117#define cfgBIFPLR4_0_PCIE_ROOT_ERR_CMD                                                                  0x017c
3118#define cfgBIFPLR4_0_PCIE_ROOT_ERR_STATUS                                                               0x0180
3119#define cfgBIFPLR4_0_PCIE_ERR_SRC_ID                                                                    0x0184
3120#define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG0                                                               0x0188
3121#define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG1                                                               0x018c
3122#define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG2                                                               0x0190
3123#define cfgBIFPLR4_0_PCIE_TLP_PREFIX_LOG3                                                               0x0194
3124#define cfgBIFPLR4_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x0270
3125#define cfgBIFPLR4_0_PCIE_LINK_CNTL3                                                                    0x0274
3126#define cfgBIFPLR4_0_PCIE_LANE_ERROR_STATUS                                                             0x0278
3127#define cfgBIFPLR4_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x027c
3128#define cfgBIFPLR4_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x027e
3129#define cfgBIFPLR4_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x0280
3130#define cfgBIFPLR4_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x0282
3131#define cfgBIFPLR4_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x0284
3132#define cfgBIFPLR4_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x0286
3133#define cfgBIFPLR4_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x0288
3134#define cfgBIFPLR4_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x028a
3135#define cfgBIFPLR4_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x028c
3136#define cfgBIFPLR4_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x028e
3137#define cfgBIFPLR4_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x0290
3138#define cfgBIFPLR4_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x0292
3139#define cfgBIFPLR4_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x0294
3140#define cfgBIFPLR4_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x0296
3141#define cfgBIFPLR4_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x0298
3142#define cfgBIFPLR4_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x029a
3143#define cfgBIFPLR4_0_PCIE_ACS_ENH_CAP_LIST                                                              0x02a0
3144#define cfgBIFPLR4_0_PCIE_ACS_CAP                                                                       0x02a4
3145#define cfgBIFPLR4_0_PCIE_ACS_CNTL                                                                      0x02a6
3146#define cfgBIFPLR4_0_PCIE_MC_ENH_CAP_LIST                                                               0x02f0
3147#define cfgBIFPLR4_0_PCIE_MC_CAP                                                                        0x02f4
3148#define cfgBIFPLR4_0_PCIE_MC_CNTL                                                                       0x02f6
3149#define cfgBIFPLR4_0_PCIE_MC_ADDR0                                                                      0x02f8
3150#define cfgBIFPLR4_0_PCIE_MC_ADDR1                                                                      0x02fc
3151#define cfgBIFPLR4_0_PCIE_MC_RCV0                                                                       0x0300
3152#define cfgBIFPLR4_0_PCIE_MC_RCV1                                                                       0x0304
3153#define cfgBIFPLR4_0_PCIE_MC_BLOCK_ALL0                                                                 0x0308
3154#define cfgBIFPLR4_0_PCIE_MC_BLOCK_ALL1                                                                 0x030c
3155#define cfgBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x0310
3156#define cfgBIFPLR4_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x0314
3157#define cfgBIFPLR4_0_PCIE_MC_OVERLAY_BAR0                                                               0x0318
3158#define cfgBIFPLR4_0_PCIE_MC_OVERLAY_BAR1                                                               0x031c
3159#define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x0370
3160#define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CAP                                                                 0x0374
3161#define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CNTL                                                                0x0378
3162#define cfgBIFPLR4_0_PCIE_L1_PM_SUB_CNTL2                                                               0x037c
3163#define cfgBIFPLR4_0_PCIE_DPC_ENH_CAP_LIST                                                              0x0380
3164#define cfgBIFPLR4_0_PCIE_DPC_CAP_LIST                                                                  0x0384
3165#define cfgBIFPLR4_0_PCIE_DPC_CNTL                                                                      0x0386
3166#define cfgBIFPLR4_0_PCIE_DPC_STATUS                                                                    0x0388
3167#define cfgBIFPLR4_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x038a
3168#define cfgBIFPLR4_0_PCIE_RP_PIO_STATUS                                                                 0x038c
3169#define cfgBIFPLR4_0_PCIE_RP_PIO_MASK                                                                   0x0390
3170#define cfgBIFPLR4_0_PCIE_RP_PIO_SEVERITY                                                               0x0394
3171#define cfgBIFPLR4_0_PCIE_RP_PIO_SYSERROR                                                               0x0398
3172#define cfgBIFPLR4_0_PCIE_RP_PIO_EXCEPTION                                                              0x039c
3173#define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG0                                                               0x03a0
3174#define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG1                                                               0x03a4
3175#define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG2                                                               0x03a8
3176#define cfgBIFPLR4_0_PCIE_RP_PIO_HDR_LOG3                                                               0x03ac
3177#define cfgBIFPLR4_0_PCIE_RP_PIO_IMPSPEC_LOG                                                            0x03b0
3178#define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x03b4
3179#define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x03b8
3180#define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x03bc
3181#define cfgBIFPLR4_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x03c0
3182#define cfgBIFPLR4_0_PCIE_ESM_CAP_LIST                                                                  0x03c4
3183#define cfgBIFPLR4_0_PCIE_ESM_HEADER_1                                                                  0x03c8
3184#define cfgBIFPLR4_0_PCIE_ESM_HEADER_2                                                                  0x03cc
3185#define cfgBIFPLR4_0_PCIE_ESM_STATUS                                                                    0x03ce
3186#define cfgBIFPLR4_0_PCIE_ESM_CTRL                                                                      0x03d0
3187#define cfgBIFPLR4_0_PCIE_ESM_CAP_1                                                                     0x03d4
3188#define cfgBIFPLR4_0_PCIE_ESM_CAP_2                                                                     0x03d8
3189#define cfgBIFPLR4_0_PCIE_ESM_CAP_3                                                                     0x03dc
3190#define cfgBIFPLR4_0_PCIE_ESM_CAP_4                                                                     0x03e0
3191#define cfgBIFPLR4_0_PCIE_ESM_CAP_5                                                                     0x03e4
3192#define cfgBIFPLR4_0_PCIE_ESM_CAP_6                                                                     0x03e8
3193#define cfgBIFPLR4_0_PCIE_ESM_CAP_7                                                                     0x03ec
3194
3195
3196// addressBlock: nbio_pcie0_bifplr5_cfgdecp
3197// base address: 0x0
3198#define cfgBIFPLR5_0_VENDOR_ID                                                                          0x0000
3199#define cfgBIFPLR5_0_DEVICE_ID                                                                          0x0002
3200#define cfgBIFPLR5_0_COMMAND                                                                            0x0004
3201#define cfgBIFPLR5_0_STATUS                                                                             0x0006
3202#define cfgBIFPLR5_0_REVISION_ID                                                                        0x0008
3203#define cfgBIFPLR5_0_PROG_INTERFACE                                                                     0x0009
3204#define cfgBIFPLR5_0_SUB_CLASS                                                                          0x000a
3205#define cfgBIFPLR5_0_BASE_CLASS                                                                         0x000b
3206#define cfgBIFPLR5_0_CACHE_LINE                                                                         0x000c
3207#define cfgBIFPLR5_0_LATENCY                                                                            0x000d
3208#define cfgBIFPLR5_0_HEADER                                                                             0x000e
3209#define cfgBIFPLR5_0_BIST                                                                               0x000f
3210#define cfgBIFPLR5_0_SUB_BUS_NUMBER_LATENCY                                                             0x0018
3211#define cfgBIFPLR5_0_IO_BASE_LIMIT                                                                      0x001c
3212#define cfgBIFPLR5_0_SECONDARY_STATUS                                                                   0x001e
3213#define cfgBIFPLR5_0_MEM_BASE_LIMIT                                                                     0x0020
3214#define cfgBIFPLR5_0_PREF_BASE_LIMIT                                                                    0x0024
3215#define cfgBIFPLR5_0_PREF_BASE_UPPER                                                                    0x0028
3216#define cfgBIFPLR5_0_PREF_LIMIT_UPPER                                                                   0x002c
3217#define cfgBIFPLR5_0_IO_BASE_LIMIT_HI                                                                   0x0030
3218#define cfgBIFPLR5_0_CAP_PTR                                                                            0x0034
3219#define cfgBIFPLR5_0_INTERRUPT_LINE                                                                     0x003c
3220#define cfgBIFPLR5_0_INTERRUPT_PIN                                                                      0x003d
3221#define cfgBIFPLR5_0_IRQ_BRIDGE_CNTL                                                                    0x003e
3222#define cfgBIFPLR5_0_EXT_BRIDGE_CNTL                                                                    0x0040
3223#define cfgBIFPLR5_0_PMI_CAP_LIST                                                                       0x0050
3224#define cfgBIFPLR5_0_PMI_CAP                                                                            0x0052
3225#define cfgBIFPLR5_0_PMI_STATUS_CNTL                                                                    0x0054
3226#define cfgBIFPLR5_0_PCIE_CAP_LIST                                                                      0x0058
3227#define cfgBIFPLR5_0_PCIE_CAP                                                                           0x005a
3228#define cfgBIFPLR5_0_DEVICE_CAP                                                                         0x005c
3229#define cfgBIFPLR5_0_DEVICE_CNTL                                                                        0x0060
3230#define cfgBIFPLR5_0_DEVICE_STATUS                                                                      0x0062
3231#define cfgBIFPLR5_0_LINK_CAP                                                                           0x0064
3232#define cfgBIFPLR5_0_LINK_CNTL                                                                          0x0068
3233#define cfgBIFPLR5_0_LINK_STATUS                                                                        0x006a
3234#define cfgBIFPLR5_0_SLOT_CAP                                                                           0x006c
3235#define cfgBIFPLR5_0_SLOT_CNTL                                                                          0x0070
3236#define cfgBIFPLR5_0_SLOT_STATUS                                                                        0x0072
3237#define cfgBIFPLR5_0_ROOT_CNTL                                                                          0x0074
3238#define cfgBIFPLR5_0_ROOT_CAP                                                                           0x0076
3239#define cfgBIFPLR5_0_ROOT_STATUS                                                                        0x0078
3240#define cfgBIFPLR5_0_DEVICE_CAP2                                                                        0x007c
3241#define cfgBIFPLR5_0_DEVICE_CNTL2                                                                       0x0080
3242#define cfgBIFPLR5_0_DEVICE_STATUS2                                                                     0x0082
3243#define cfgBIFPLR5_0_LINK_CAP2                                                                          0x0084
3244#define cfgBIFPLR5_0_LINK_CNTL2                                                                         0x0088
3245#define cfgBIFPLR5_0_LINK_STATUS2                                                                       0x008a
3246#define cfgBIFPLR5_0_SLOT_CAP2                                                                          0x008c
3247#define cfgBIFPLR5_0_SLOT_CNTL2                                                                         0x0090
3248#define cfgBIFPLR5_0_SLOT_STATUS2                                                                       0x0092
3249#define cfgBIFPLR5_0_MSI_CAP_LIST                                                                       0x00a0
3250#define cfgBIFPLR5_0_MSI_MSG_CNTL                                                                       0x00a2
3251#define cfgBIFPLR5_0_MSI_MSG_ADDR_LO                                                                    0x00a4
3252#define cfgBIFPLR5_0_MSI_MSG_ADDR_HI                                                                    0x00a8
3253#define cfgBIFPLR5_0_MSI_MSG_DATA                                                                       0x00a8
3254#define cfgBIFPLR5_0_MSI_MSG_DATA_64                                                                    0x00ac
3255#define cfgBIFPLR5_0_SSID_CAP_LIST                                                                      0x00c0
3256#define cfgBIFPLR5_0_SSID_CAP                                                                           0x00c4
3257#define cfgBIFPLR5_0_MSI_MAP_CAP_LIST                                                                   0x00c8
3258#define cfgBIFPLR5_0_MSI_MAP_CAP                                                                        0x00ca
3259#define cfgBIFPLR5_0_MSI_MAP_ADDR_LO                                                                    0x00cc
3260#define cfgBIFPLR5_0_MSI_MAP_ADDR_HI                                                                    0x00d0
3261#define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x0100
3262#define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x0104
3263#define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC1                                                              0x0108
3264#define cfgBIFPLR5_0_PCIE_VENDOR_SPECIFIC2                                                              0x010c
3265#define cfgBIFPLR5_0_PCIE_VC_ENH_CAP_LIST                                                               0x0110
3266#define cfgBIFPLR5_0_PCIE_PORT_VC_CAP_REG1                                                              0x0114
3267#define cfgBIFPLR5_0_PCIE_PORT_VC_CAP_REG2                                                              0x0118
3268#define cfgBIFPLR5_0_PCIE_PORT_VC_CNTL                                                                  0x011c
3269#define cfgBIFPLR5_0_PCIE_PORT_VC_STATUS                                                                0x011e
3270#define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_CAP                                                              0x0120
3271#define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_CNTL                                                             0x0124
3272#define cfgBIFPLR5_0_PCIE_VC0_RESOURCE_STATUS                                                           0x012a
3273#define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_CAP                                                              0x012c
3274#define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_CNTL                                                             0x0130
3275#define cfgBIFPLR5_0_PCIE_VC1_RESOURCE_STATUS                                                           0x0136
3276#define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x0140
3277#define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x0144
3278#define cfgBIFPLR5_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x0148
3279#define cfgBIFPLR5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x0150
3280#define cfgBIFPLR5_0_PCIE_UNCORR_ERR_STATUS                                                             0x0154
3281#define cfgBIFPLR5_0_PCIE_UNCORR_ERR_MASK                                                               0x0158
3282#define cfgBIFPLR5_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x015c
3283#define cfgBIFPLR5_0_PCIE_CORR_ERR_STATUS                                                               0x0160
3284#define cfgBIFPLR5_0_PCIE_CORR_ERR_MASK                                                                 0x0164
3285#define cfgBIFPLR5_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x0168
3286#define cfgBIFPLR5_0_PCIE_HDR_LOG0                                                                      0x016c
3287#define cfgBIFPLR5_0_PCIE_HDR_LOG1                                                                      0x0170
3288#define cfgBIFPLR5_0_PCIE_HDR_LOG2                                                                      0x0174
3289#define cfgBIFPLR5_0_PCIE_HDR_LOG3                                                                      0x0178
3290#define cfgBIFPLR5_0_PCIE_ROOT_ERR_CMD                                                                  0x017c
3291#define cfgBIFPLR5_0_PCIE_ROOT_ERR_STATUS                                                               0x0180
3292#define cfgBIFPLR5_0_PCIE_ERR_SRC_ID                                                                    0x0184
3293#define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG0                                                               0x0188
3294#define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG1                                                               0x018c
3295#define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG2                                                               0x0190
3296#define cfgBIFPLR5_0_PCIE_TLP_PREFIX_LOG3                                                               0x0194
3297#define cfgBIFPLR5_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x0270
3298#define cfgBIFPLR5_0_PCIE_LINK_CNTL3                                                                    0x0274
3299#define cfgBIFPLR5_0_PCIE_LANE_ERROR_STATUS                                                             0x0278
3300#define cfgBIFPLR5_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x027c
3301#define cfgBIFPLR5_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x027e
3302#define cfgBIFPLR5_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x0280
3303#define cfgBIFPLR5_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x0282
3304#define cfgBIFPLR5_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x0284
3305#define cfgBIFPLR5_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x0286
3306#define cfgBIFPLR5_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x0288
3307#define cfgBIFPLR5_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x028a
3308#define cfgBIFPLR5_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x028c
3309#define cfgBIFPLR5_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x028e
3310#define cfgBIFPLR5_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x0290
3311#define cfgBIFPLR5_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x0292
3312#define cfgBIFPLR5_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x0294
3313#define cfgBIFPLR5_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x0296
3314#define cfgBIFPLR5_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x0298
3315#define cfgBIFPLR5_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x029a
3316#define cfgBIFPLR5_0_PCIE_ACS_ENH_CAP_LIST                                                              0x02a0
3317#define cfgBIFPLR5_0_PCIE_ACS_CAP                                                                       0x02a4
3318#define cfgBIFPLR5_0_PCIE_ACS_CNTL                                                                      0x02a6
3319#define cfgBIFPLR5_0_PCIE_MC_ENH_CAP_LIST                                                               0x02f0
3320#define cfgBIFPLR5_0_PCIE_MC_CAP                                                                        0x02f4
3321#define cfgBIFPLR5_0_PCIE_MC_CNTL                                                                       0x02f6
3322#define cfgBIFPLR5_0_PCIE_MC_ADDR0                                                                      0x02f8
3323#define cfgBIFPLR5_0_PCIE_MC_ADDR1                                                                      0x02fc
3324#define cfgBIFPLR5_0_PCIE_MC_RCV0                                                                       0x0300
3325#define cfgBIFPLR5_0_PCIE_MC_RCV1                                                                       0x0304
3326#define cfgBIFPLR5_0_PCIE_MC_BLOCK_ALL0                                                                 0x0308
3327#define cfgBIFPLR5_0_PCIE_MC_BLOCK_ALL1                                                                 0x030c
3328#define cfgBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x0310
3329#define cfgBIFPLR5_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x0314
3330#define cfgBIFPLR5_0_PCIE_MC_OVERLAY_BAR0                                                               0x0318
3331#define cfgBIFPLR5_0_PCIE_MC_OVERLAY_BAR1                                                               0x031c
3332#define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x0370
3333#define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CAP                                                                 0x0374
3334#define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CNTL                                                                0x0378
3335#define cfgBIFPLR5_0_PCIE_L1_PM_SUB_CNTL2                                                               0x037c
3336#define cfgBIFPLR5_0_PCIE_DPC_ENH_CAP_LIST                                                              0x0380
3337#define cfgBIFPLR5_0_PCIE_DPC_CAP_LIST                                                                  0x0384
3338#define cfgBIFPLR5_0_PCIE_DPC_CNTL                                                                      0x0386
3339#define cfgBIFPLR5_0_PCIE_DPC_STATUS                                                                    0x0388
3340#define cfgBIFPLR5_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x038a
3341#define cfgBIFPLR5_0_PCIE_RP_PIO_STATUS                                                                 0x038c
3342#define cfgBIFPLR5_0_PCIE_RP_PIO_MASK                                                                   0x0390
3343#define cfgBIFPLR5_0_PCIE_RP_PIO_SEVERITY                                                               0x0394
3344#define cfgBIFPLR5_0_PCIE_RP_PIO_SYSERROR                                                               0x0398
3345#define cfgBIFPLR5_0_PCIE_RP_PIO_EXCEPTION                                                              0x039c
3346#define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG0                                                               0x03a0
3347#define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG1                                                               0x03a4
3348#define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG2                                                               0x03a8
3349#define cfgBIFPLR5_0_PCIE_RP_PIO_HDR_LOG3                                                               0x03ac
3350#define cfgBIFPLR5_0_PCIE_RP_PIO_IMPSPEC_LOG                                                            0x03b0
3351#define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x03b4
3352#define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x03b8
3353#define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x03bc
3354#define cfgBIFPLR5_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x03c0
3355#define cfgBIFPLR5_0_PCIE_ESM_CAP_LIST                                                                  0x03c4
3356#define cfgBIFPLR5_0_PCIE_ESM_HEADER_1                                                                  0x03c8
3357#define cfgBIFPLR5_0_PCIE_ESM_HEADER_2                                                                  0x03cc
3358#define cfgBIFPLR5_0_PCIE_ESM_STATUS                                                                    0x03ce
3359#define cfgBIFPLR5_0_PCIE_ESM_CTRL                                                                      0x03d0
3360#define cfgBIFPLR5_0_PCIE_ESM_CAP_1                                                                     0x03d4
3361#define cfgBIFPLR5_0_PCIE_ESM_CAP_2                                                                     0x03d8
3362#define cfgBIFPLR5_0_PCIE_ESM_CAP_3                                                                     0x03dc
3363#define cfgBIFPLR5_0_PCIE_ESM_CAP_4                                                                     0x03e0
3364#define cfgBIFPLR5_0_PCIE_ESM_CAP_5                                                                     0x03e4
3365#define cfgBIFPLR5_0_PCIE_ESM_CAP_6                                                                     0x03e8
3366#define cfgBIFPLR5_0_PCIE_ESM_CAP_7                                                                     0x03ec
3367
3368
3369// addressBlock: nbio_pcie0_bifplr6_cfgdecp
3370// base address: 0x0
3371#define cfgBIFPLR6_0_VENDOR_ID                                                                          0x0000
3372#define cfgBIFPLR6_0_DEVICE_ID                                                                          0x0002
3373#define cfgBIFPLR6_0_COMMAND                                                                            0x0004
3374#define cfgBIFPLR6_0_STATUS                                                                             0x0006
3375#define cfgBIFPLR6_0_REVISION_ID                                                                        0x0008
3376#define cfgBIFPLR6_0_PROG_INTERFACE                                                                     0x0009
3377#define cfgBIFPLR6_0_SUB_CLASS                                                                          0x000a
3378#define cfgBIFPLR6_0_BASE_CLASS                                                                         0x000b
3379#define cfgBIFPLR6_0_CACHE_LINE                                                                         0x000c
3380#define cfgBIFPLR6_0_LATENCY                                                                            0x000d
3381#define cfgBIFPLR6_0_HEADER                                                                             0x000e
3382#define cfgBIFPLR6_0_BIST                                                                               0x000f
3383#define cfgBIFPLR6_0_SUB_BUS_NUMBER_LATENCY                                                             0x0018
3384#define cfgBIFPLR6_0_IO_BASE_LIMIT                                                                      0x001c
3385#define cfgBIFPLR6_0_SECONDARY_STATUS                                                                   0x001e
3386#define cfgBIFPLR6_0_MEM_BASE_LIMIT                                                                     0x0020
3387#define cfgBIFPLR6_0_PREF_BASE_LIMIT                                                                    0x0024
3388#define cfgBIFPLR6_0_PREF_BASE_UPPER                                                                    0x0028
3389#define cfgBIFPLR6_0_PREF_LIMIT_UPPER                                                                   0x002c
3390#define cfgBIFPLR6_0_IO_BASE_LIMIT_HI                                                                   0x0030
3391#define cfgBIFPLR6_0_CAP_PTR                                                                            0x0034
3392#define cfgBIFPLR6_0_INTERRUPT_LINE                                                                     0x003c
3393#define cfgBIFPLR6_0_INTERRUPT_PIN                                                                      0x003d
3394#define cfgBIFPLR6_0_IRQ_BRIDGE_CNTL                                                                    0x003e
3395#define cfgBIFPLR6_0_EXT_BRIDGE_CNTL                                                                    0x0040
3396#define cfgBIFPLR6_0_PMI_CAP_LIST                                                                       0x0050
3397#define cfgBIFPLR6_0_PMI_CAP                                                                            0x0052
3398#define cfgBIFPLR6_0_PMI_STATUS_CNTL                                                                    0x0054
3399#define cfgBIFPLR6_0_PCIE_CAP_LIST                                                                      0x0058
3400#define cfgBIFPLR6_0_PCIE_CAP                                                                           0x005a
3401#define cfgBIFPLR6_0_DEVICE_CAP                                                                         0x005c
3402#define cfgBIFPLR6_0_DEVICE_CNTL                                                                        0x0060
3403#define cfgBIFPLR6_0_DEVICE_STATUS                                                                      0x0062
3404#define cfgBIFPLR6_0_LINK_CAP                                                                           0x0064
3405#define cfgBIFPLR6_0_LINK_CNTL                                                                          0x0068
3406#define cfgBIFPLR6_0_LINK_STATUS                                                                        0x006a
3407#define cfgBIFPLR6_0_SLOT_CAP                                                                           0x006c
3408#define cfgBIFPLR6_0_SLOT_CNTL                                                                          0x0070
3409#define cfgBIFPLR6_0_SLOT_STATUS                                                                        0x0072
3410#define cfgBIFPLR6_0_ROOT_CNTL                                                                          0x0074
3411#define cfgBIFPLR6_0_ROOT_CAP                                                                           0x0076
3412#define cfgBIFPLR6_0_ROOT_STATUS                                                                        0x0078
3413#define cfgBIFPLR6_0_DEVICE_CAP2                                                                        0x007c
3414#define cfgBIFPLR6_0_DEVICE_CNTL2                                                                       0x0080
3415#define cfgBIFPLR6_0_DEVICE_STATUS2                                                                     0x0082
3416#define cfgBIFPLR6_0_LINK_CAP2                                                                          0x0084
3417#define cfgBIFPLR6_0_LINK_CNTL2                                                                         0x0088
3418#define cfgBIFPLR6_0_LINK_STATUS2                                                                       0x008a
3419#define cfgBIFPLR6_0_SLOT_CAP2                                                                          0x008c
3420#define cfgBIFPLR6_0_SLOT_CNTL2                                                                         0x0090
3421#define cfgBIFPLR6_0_SLOT_STATUS2                                                                       0x0092
3422#define cfgBIFPLR6_0_MSI_CAP_LIST                                                                       0x00a0
3423#define cfgBIFPLR6_0_MSI_MSG_CNTL                                                                       0x00a2
3424#define cfgBIFPLR6_0_MSI_MSG_ADDR_LO                                                                    0x00a4
3425#define cfgBIFPLR6_0_MSI_MSG_ADDR_HI                                                                    0x00a8
3426#define cfgBIFPLR6_0_MSI_MSG_DATA                                                                       0x00a8
3427#define cfgBIFPLR6_0_MSI_MSG_DATA_64                                                                    0x00ac
3428#define cfgBIFPLR6_0_SSID_CAP_LIST                                                                      0x00c0
3429#define cfgBIFPLR6_0_SSID_CAP                                                                           0x00c4
3430#define cfgBIFPLR6_0_MSI_MAP_CAP_LIST                                                                   0x00c8
3431#define cfgBIFPLR6_0_MSI_MAP_CAP                                                                        0x00ca
3432#define cfgBIFPLR6_0_MSI_MAP_ADDR_LO                                                                    0x00cc
3433#define cfgBIFPLR6_0_MSI_MAP_ADDR_HI                                                                    0x00d0
3434#define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                                  0x0100
3435#define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC_HDR                                                           0x0104
3436#define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC1                                                              0x0108
3437#define cfgBIFPLR6_0_PCIE_VENDOR_SPECIFIC2                                                              0x010c
3438#define cfgBIFPLR6_0_PCIE_VC_ENH_CAP_LIST                                                               0x0110
3439#define cfgBIFPLR6_0_PCIE_PORT_VC_CAP_REG1                                                              0x0114
3440#define cfgBIFPLR6_0_PCIE_PORT_VC_CAP_REG2                                                              0x0118
3441#define cfgBIFPLR6_0_PCIE_PORT_VC_CNTL                                                                  0x011c
3442#define cfgBIFPLR6_0_PCIE_PORT_VC_STATUS                                                                0x011e
3443#define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_CAP                                                              0x0120
3444#define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_CNTL                                                             0x0124
3445#define cfgBIFPLR6_0_PCIE_VC0_RESOURCE_STATUS                                                           0x012a
3446#define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_CAP                                                              0x012c
3447#define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_CNTL                                                             0x0130
3448#define cfgBIFPLR6_0_PCIE_VC1_RESOURCE_STATUS                                                           0x0136
3449#define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                                   0x0140
3450#define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW1                                                            0x0144
3451#define cfgBIFPLR6_0_PCIE_DEV_SERIAL_NUM_DW2                                                            0x0148
3452#define cfgBIFPLR6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                                      0x0150
3453#define cfgBIFPLR6_0_PCIE_UNCORR_ERR_STATUS                                                             0x0154
3454#define cfgBIFPLR6_0_PCIE_UNCORR_ERR_MASK                                                               0x0158
3455#define cfgBIFPLR6_0_PCIE_UNCORR_ERR_SEVERITY                                                           0x015c
3456#define cfgBIFPLR6_0_PCIE_CORR_ERR_STATUS                                                               0x0160
3457#define cfgBIFPLR6_0_PCIE_CORR_ERR_MASK                                                                 0x0164
3458#define cfgBIFPLR6_0_PCIE_ADV_ERR_CAP_CNTL                                                              0x0168
3459#define cfgBIFPLR6_0_PCIE_HDR_LOG0                                                                      0x016c
3460#define cfgBIFPLR6_0_PCIE_HDR_LOG1                                                                      0x0170
3461#define cfgBIFPLR6_0_PCIE_HDR_LOG2                                                                      0x0174
3462#define cfgBIFPLR6_0_PCIE_HDR_LOG3                                                                      0x0178
3463#define cfgBIFPLR6_0_PCIE_ROOT_ERR_CMD                                                                  0x017c
3464#define cfgBIFPLR6_0_PCIE_ROOT_ERR_STATUS                                                               0x0180
3465#define cfgBIFPLR6_0_PCIE_ERR_SRC_ID                                                                    0x0184
3466#define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG0                                                               0x0188
3467#define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG1                                                               0x018c
3468#define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG2                                                               0x0190
3469#define cfgBIFPLR6_0_PCIE_TLP_PREFIX_LOG3                                                               0x0194
3470#define cfgBIFPLR6_0_PCIE_SECONDARY_ENH_CAP_LIST                                                        0x0270
3471#define cfgBIFPLR6_0_PCIE_LINK_CNTL3                                                                    0x0274
3472#define cfgBIFPLR6_0_PCIE_LANE_ERROR_STATUS                                                             0x0278
3473#define cfgBIFPLR6_0_PCIE_LANE_0_EQUALIZATION_CNTL                                                      0x027c
3474#define cfgBIFPLR6_0_PCIE_LANE_1_EQUALIZATION_CNTL                                                      0x027e
3475#define cfgBIFPLR6_0_PCIE_LANE_2_EQUALIZATION_CNTL                                                      0x0280
3476#define cfgBIFPLR6_0_PCIE_LANE_3_EQUALIZATION_CNTL                                                      0x0282
3477#define cfgBIFPLR6_0_PCIE_LANE_4_EQUALIZATION_CNTL                                                      0x0284
3478#define cfgBIFPLR6_0_PCIE_LANE_5_EQUALIZATION_CNTL                                                      0x0286
3479#define cfgBIFPLR6_0_PCIE_LANE_6_EQUALIZATION_CNTL                                                      0x0288
3480#define cfgBIFPLR6_0_PCIE_LANE_7_EQUALIZATION_CNTL                                                      0x028a
3481#define cfgBIFPLR6_0_PCIE_LANE_8_EQUALIZATION_CNTL                                                      0x028c
3482#define cfgBIFPLR6_0_PCIE_LANE_9_EQUALIZATION_CNTL                                                      0x028e
3483#define cfgBIFPLR6_0_PCIE_LANE_10_EQUALIZATION_CNTL                                                     0x0290
3484#define cfgBIFPLR6_0_PCIE_LANE_11_EQUALIZATION_CNTL                                                     0x0292
3485#define cfgBIFPLR6_0_PCIE_LANE_12_EQUALIZATION_CNTL                                                     0x0294
3486#define cfgBIFPLR6_0_PCIE_LANE_13_EQUALIZATION_CNTL                                                     0x0296
3487#define cfgBIFPLR6_0_PCIE_LANE_14_EQUALIZATION_CNTL                                                     0x0298
3488#define cfgBIFPLR6_0_PCIE_LANE_15_EQUALIZATION_CNTL                                                     0x029a
3489#define cfgBIFPLR6_0_PCIE_ACS_ENH_CAP_LIST                                                              0x02a0
3490#define cfgBIFPLR6_0_PCIE_ACS_CAP                                                                       0x02a4
3491#define cfgBIFPLR6_0_PCIE_ACS_CNTL                                                                      0x02a6
3492#define cfgBIFPLR6_0_PCIE_MC_ENH_CAP_LIST                                                               0x02f0
3493#define cfgBIFPLR6_0_PCIE_MC_CAP                                                                        0x02f4
3494#define cfgBIFPLR6_0_PCIE_MC_CNTL                                                                       0x02f6
3495#define cfgBIFPLR6_0_PCIE_MC_ADDR0                                                                      0x02f8
3496#define cfgBIFPLR6_0_PCIE_MC_ADDR1                                                                      0x02fc
3497#define cfgBIFPLR6_0_PCIE_MC_RCV0                                                                       0x0300
3498#define cfgBIFPLR6_0_PCIE_MC_RCV1                                                                       0x0304
3499#define cfgBIFPLR6_0_PCIE_MC_BLOCK_ALL0                                                                 0x0308
3500#define cfgBIFPLR6_0_PCIE_MC_BLOCK_ALL1                                                                 0x030c
3501#define cfgBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                                       0x0310
3502#define cfgBIFPLR6_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                                       0x0314
3503#define cfgBIFPLR6_0_PCIE_MC_OVERLAY_BAR0                                                               0x0318
3504#define cfgBIFPLR6_0_PCIE_MC_OVERLAY_BAR1                                                               0x031c
3505#define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CAP_LIST                                                            0x0370
3506#define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CAP                                                                 0x0374
3507#define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CNTL                                                                0x0378
3508#define cfgBIFPLR6_0_PCIE_L1_PM_SUB_CNTL2                                                               0x037c
3509#define cfgBIFPLR6_0_PCIE_DPC_ENH_CAP_LIST                                                              0x0380
3510#define cfgBIFPLR6_0_PCIE_DPC_CAP_LIST                                                                  0x0384
3511#define cfgBIFPLR6_0_PCIE_DPC_CNTL                                                                      0x0386
3512#define cfgBIFPLR6_0_PCIE_DPC_STATUS                                                                    0x0388
3513#define cfgBIFPLR6_0_PCIE_DPC_ERROR_SOURCE_ID                                                           0x038a
3514#define cfgBIFPLR6_0_PCIE_RP_PIO_STATUS                                                                 0x038c
3515#define cfgBIFPLR6_0_PCIE_RP_PIO_MASK                                                                   0x0390
3516#define cfgBIFPLR6_0_PCIE_RP_PIO_SEVERITY                                                               0x0394
3517#define cfgBIFPLR6_0_PCIE_RP_PIO_SYSERROR                                                               0x0398
3518#define cfgBIFPLR6_0_PCIE_RP_PIO_EXCEPTION                                                              0x039c
3519#define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG0                                                               0x03a0
3520#define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG1                                                               0x03a4
3521#define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG2                                                               0x03a8
3522#define cfgBIFPLR6_0_PCIE_RP_PIO_HDR_LOG3                                                               0x03ac
3523#define cfgBIFPLR6_0_PCIE_RP_PIO_IMPSPEC_LOG                                                            0x03b0
3524#define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG0                                                            0x03b4
3525#define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG1                                                            0x03b8
3526#define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG2                                                            0x03bc
3527#define cfgBIFPLR6_0_PCIE_RP_PIO_PREFIX_LOG3                                                            0x03c0
3528#define cfgBIFPLR6_0_PCIE_ESM_CAP_LIST                                                                  0x03c4
3529#define cfgBIFPLR6_0_PCIE_ESM_HEADER_1                                                                  0x03c8
3530#define cfgBIFPLR6_0_PCIE_ESM_HEADER_2                                                                  0x03cc
3531#define cfgBIFPLR6_0_PCIE_ESM_STATUS                                                                    0x03ce
3532#define cfgBIFPLR6_0_PCIE_ESM_CTRL                                                                      0x03d0
3533#define cfgBIFPLR6_0_PCIE_ESM_CAP_1                                                                     0x03d4
3534#define cfgBIFPLR6_0_PCIE_ESM_CAP_2                                                                     0x03d8
3535#define cfgBIFPLR6_0_PCIE_ESM_CAP_3                                                                     0x03dc
3536#define cfgBIFPLR6_0_PCIE_ESM_CAP_4                                                                     0x03e0
3537#define cfgBIFPLR6_0_PCIE_ESM_CAP_5                                                                     0x03e4
3538#define cfgBIFPLR6_0_PCIE_ESM_CAP_6                                                                     0x03e8
3539#define cfgBIFPLR6_0_PCIE_ESM_CAP_7                                                                     0x03ec
3540
3541
3542// addressBlock: nbio_dbgu0_dbgudec
3543// base address: 0x700
3544#define mmport_a_addr                                                                                  0x01ac
3545#define mmport_a_addr_BASE_IDX                                                                         1
3546#define mmport_a_data_lo                                                                               0x01ad
3547#define mmport_a_data_lo_BASE_IDX                                                                      1
3548#define mmport_a_data_hi                                                                               0x01ae
3549#define mmport_a_data_hi_BASE_IDX                                                                      1
3550#define mmport_b_addr                                                                                  0x01af
3551#define mmport_b_addr_BASE_IDX                                                                         1
3552#define mmport_b_data_lo                                                                               0x01b0
3553#define mmport_b_data_lo_BASE_IDX                                                                      1
3554#define mmport_b_data_hi                                                                               0x01b1
3555#define mmport_b_data_hi_BASE_IDX                                                                      1
3556#define mmport_c_addr                                                                                  0x01b2
3557#define mmport_c_addr_BASE_IDX                                                                         1
3558#define mmport_c_data_lo                                                                               0x01b3
3559#define mmport_c_data_lo_BASE_IDX                                                                      1
3560#define mmport_c_data_hi                                                                               0x01b4
3561#define mmport_c_data_hi_BASE_IDX                                                                      1
3562#define mmport_d_addr                                                                                  0x01b5
3563#define mmport_d_addr_BASE_IDX                                                                         1
3564#define mmport_d_data_lo                                                                               0x01b6
3565#define mmport_d_data_lo_BASE_IDX                                                                      1
3566#define mmport_d_data_hi                                                                               0x01b7
3567#define mmport_d_data_hi_BASE_IDX                                                                      1
3568
3569
3570// addressBlock: nbio_iohub_iommu_l2mmio_l2mmiocfg
3571// base address: 0x0
3572#define mmIOMMU_MMIO_DEVTBL_BASE_0                                                                     0x0000
3573#define mmIOMMU_MMIO_DEVTBL_BASE_0_BASE_IDX                                                            0
3574#define mmIOMMU_MMIO_DEVTBL_BASE_1                                                                     0x0001
3575#define mmIOMMU_MMIO_DEVTBL_BASE_1_BASE_IDX                                                            0
3576#define mmIOMMU_MMIO_CMD_BASE_0                                                                        0x0002
3577#define mmIOMMU_MMIO_CMD_BASE_0_BASE_IDX                                                               0
3578#define mmIOMMU_MMIO_CMD_BASE_1                                                                        0x0003
3579#define mmIOMMU_MMIO_CMD_BASE_1_BASE_IDX                                                               0
3580#define mmIOMMU_MMIO_EVENT_BASE_0                                                                      0x0004
3581#define mmIOMMU_MMIO_EVENT_BASE_0_BASE_IDX                                                             0
3582#define mmIOMMU_MMIO_EVENT_BASE_1                                                                      0x0005
3583#define mmIOMMU_MMIO_EVENT_BASE_1_BASE_IDX                                                             0
3584#define mmIOMMU_MMIO_CNTRL_0                                                                           0x0006
3585#define mmIOMMU_MMIO_CNTRL_0_BASE_IDX                                                                  0
3586#define mmIOMMU_MMIO_CNTRL_1                                                                           0x0007
3587#define mmIOMMU_MMIO_CNTRL_1_BASE_IDX                                                                  0
3588#define mmIOMMU_MMIO_EXCL_BASE_0                                                                       0x0008
3589#define mmIOMMU_MMIO_EXCL_BASE_0_BASE_IDX                                                              0
3590#define mmIOMMU_MMIO_EXCL_BASE_1                                                                       0x0009
3591#define mmIOMMU_MMIO_EXCL_BASE_1_BASE_IDX                                                              0
3592#define mmIOMMU_MMIO_EXCL_LIM_0                                                                        0x000a
3593#define mmIOMMU_MMIO_EXCL_LIM_0_BASE_IDX                                                               0
3594#define mmIOMMU_MMIO_EXCL_LIM_1                                                                        0x000b
3595#define mmIOMMU_MMIO_EXCL_LIM_1_BASE_IDX                                                               0
3596#define mmIOMMU_MMIO_EFR_0                                                                             0x000c
3597#define mmIOMMU_MMIO_EFR_0_BASE_IDX                                                                    0
3598#define mmIOMMU_MMIO_EFR_1                                                                             0x000d
3599#define mmIOMMU_MMIO_EFR_1_BASE_IDX                                                                    0
3600#define mmIOMMU_MMIO_PPR_BASE_0                                                                        0x000e
3601#define mmIOMMU_MMIO_PPR_BASE_0_BASE_IDX                                                               0
3602#define mmIOMMU_MMIO_PPR_BASE_1                                                                        0x000f
3603#define mmIOMMU_MMIO_PPR_BASE_1_BASE_IDX                                                               0
3604#define mmIOMMU_MMIO_HW_ERR_UPPER_0                                                                    0x0010
3605#define mmIOMMU_MMIO_HW_ERR_UPPER_0_BASE_IDX                                                           0
3606#define mmIOMMU_MMIO_HW_ERR_UPPER_1                                                                    0x0011
3607#define mmIOMMU_MMIO_HW_ERR_UPPER_1_BASE_IDX                                                           0
3608#define mmIOMMU_MMIO_HW_ERR_LOWER_0                                                                    0x0012
3609#define mmIOMMU_MMIO_HW_ERR_LOWER_0_BASE_IDX                                                           0
3610#define mmIOMMU_MMIO_HW_ERR_LOWER_1                                                                    0x0013
3611#define mmIOMMU_MMIO_HW_ERR_LOWER_1_BASE_IDX                                                           0
3612#define mmIOMMU_MMIO_HW_ERR_STATUS_0                                                                   0x0000
3613#define mmIOMMU_MMIO_HW_ERR_STATUS_0_BASE_IDX                                                          1
3614#define mmIOMMU_MMIO_HW_ERR_STATUS_1                                                                   0x0001
3615#define mmIOMMU_MMIO_HW_ERR_STATUS_1_BASE_IDX                                                          1
3616#define mmSMI_FILTER_REGISTER_0_0                                                                      0x0004
3617#define mmSMI_FILTER_REGISTER_0_0_BASE_IDX                                                             1
3618#define mmSMI_FILTER_REGISTER_0_1                                                                      0x0005
3619#define mmSMI_FILTER_REGISTER_0_1_BASE_IDX                                                             1
3620#define mmSMI_FILTER_REGISTER_1_0                                                                      0x0006
3621#define mmSMI_FILTER_REGISTER_1_0_BASE_IDX                                                             1
3622#define mmSMI_FILTER_REGISTER_1_1                                                                      0x0007
3623#define mmSMI_FILTER_REGISTER_1_1_BASE_IDX                                                             1
3624#define mmSMI_FILTER_REGISTER_2_0                                                                      0x0008
3625#define mmSMI_FILTER_REGISTER_2_0_BASE_IDX                                                             1
3626#define mmSMI_FILTER_REGISTER_2_1                                                                      0x0009
3627#define mmSMI_FILTER_REGISTER_2_1_BASE_IDX                                                             1
3628#define mmSMI_FILTER_REGISTER_3_0                                                                      0x000a
3629#define mmSMI_FILTER_REGISTER_3_0_BASE_IDX                                                             1
3630#define mmSMI_FILTER_REGISTER_3_1                                                                      0x000b
3631#define mmSMI_FILTER_REGISTER_3_1_BASE_IDX                                                             1
3632#define mmIOMMU_MMIO_GA_LOG_BASE_0                                                                     0x0024
3633#define mmIOMMU_MMIO_GA_LOG_BASE_0_BASE_IDX                                                            1
3634#define mmIOMMU_MMIO_GA_LOG_BASE_1                                                                     0x0025
3635#define mmIOMMU_MMIO_GA_LOG_BASE_1_BASE_IDX                                                            1
3636#define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_0                                                             0x0026
3637#define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_0_BASE_IDX                                                    1
3638#define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_1                                                             0x0027
3639#define mmIOMMU_MMIO_GA_LOG_TAILPTR_ADDR_1_BASE_IDX                                                    1
3640#define mmIOMMU_MMIO_PPR_B_BASE_0                                                                      0x0028
3641#define mmIOMMU_MMIO_PPR_B_BASE_0_BASE_IDX                                                             1
3642#define mmIOMMU_MMIO_PPR_B_BASE_1                                                                      0x0029
3643#define mmIOMMU_MMIO_PPR_B_BASE_1_BASE_IDX                                                             1
3644#define mmIOMMU_MMIO_EVENT_B_BASE_0                                                                    0x002a
3645#define mmIOMMU_MMIO_EVENT_B_BASE_0_BASE_IDX                                                           1
3646#define mmIOMMU_MMIO_EVENT_B_BASE_1                                                                    0x002b
3647#define mmIOMMU_MMIO_EVENT_B_BASE_1_BASE_IDX                                                           1
3648#define mmIOMMU_MMIO_DEVTBL_1_BASE_0                                                                   0x002c
3649#define mmIOMMU_MMIO_DEVTBL_1_BASE_0_BASE_IDX                                                          1
3650#define mmIOMMU_MMIO_DEVTBL_1_BASE_1                                                                   0x002d
3651#define mmIOMMU_MMIO_DEVTBL_1_BASE_1_BASE_IDX                                                          1
3652#define mmIOMMU_MMIO_DEVTBL_2_BASE_0                                                                   0x002e
3653#define mmIOMMU_MMIO_DEVTBL_2_BASE_0_BASE_IDX                                                          1
3654#define mmIOMMU_MMIO_DEVTBL_2_BASE_1                                                                   0x002f
3655#define mmIOMMU_MMIO_DEVTBL_2_BASE_1_BASE_IDX                                                          1
3656#define mmIOMMU_MMIO_DEVTBL_3_BASE_0                                                                   0x0030
3657#define mmIOMMU_MMIO_DEVTBL_3_BASE_0_BASE_IDX                                                          1
3658#define mmIOMMU_MMIO_DEVTBL_3_BASE_1                                                                   0x0031
3659#define mmIOMMU_MMIO_DEVTBL_3_BASE_1_BASE_IDX                                                          1
3660#define mmIOMMU_MMIO_DEVTBL_4_BASE_0                                                                   0x0032
3661#define mmIOMMU_MMIO_DEVTBL_4_BASE_0_BASE_IDX                                                          1
3662#define mmIOMMU_MMIO_DEVTBL_4_BASE_1                                                                   0x0033
3663#define mmIOMMU_MMIO_DEVTBL_4_BASE_1_BASE_IDX                                                          1
3664#define mmIOMMU_MMIO_DEVTBL_5_BASE_0                                                                   0x0034
3665#define mmIOMMU_MMIO_DEVTBL_5_BASE_0_BASE_IDX                                                          1
3666#define mmIOMMU_MMIO_DEVTBL_5_BASE_1                                                                   0x0035
3667#define mmIOMMU_MMIO_DEVTBL_5_BASE_1_BASE_IDX                                                          1
3668#define mmIOMMU_MMIO_DEVTBL_6_BASE_0                                                                   0x0036
3669#define mmIOMMU_MMIO_DEVTBL_6_BASE_0_BASE_IDX                                                          1
3670#define mmIOMMU_MMIO_DEVTBL_6_BASE_1                                                                   0x0037
3671#define mmIOMMU_MMIO_DEVTBL_6_BASE_1_BASE_IDX                                                          1
3672#define mmIOMMU_MMIO_DEVTBL_7_BASE_0                                                                   0x0038
3673#define mmIOMMU_MMIO_DEVTBL_7_BASE_0_BASE_IDX                                                          1
3674#define mmIOMMU_MMIO_DEVTBL_7_BASE_1                                                                   0x0039
3675#define mmIOMMU_MMIO_DEVTBL_7_BASE_1_BASE_IDX                                                          1
3676#define mmIOMMU_MMIO_DSFX                                                                              0x003a
3677#define mmIOMMU_MMIO_DSFX_BASE_IDX                                                                     1
3678#define mmIOMMU_MMIO_DSCX                                                                              0x003c
3679#define mmIOMMU_MMIO_DSCX_BASE_IDX                                                                     1
3680#define mmIOMMU_MMIO_DSSX                                                                              0x003e
3681#define mmIOMMU_MMIO_DSSX_BASE_IDX                                                                     1
3682#define mmIOMMU_MMIO_CAP_MISC                                                                          0x0040
3683#define mmIOMMU_MMIO_CAP_MISC_BASE_IDX                                                                 1
3684#define mmIOMMU_MMIO_CAP_MISC_1                                                                        0x0041
3685#define mmIOMMU_MMIO_CAP_MISC_1_BASE_IDX                                                               1
3686#define mmIOMMU_MMIO_MSI_CAP                                                                           0x0042
3687#define mmIOMMU_MMIO_MSI_CAP_BASE_IDX                                                                  1
3688#define mmIOMMU_MMIO_MSI_ADDR_LO                                                                       0x0043
3689#define mmIOMMU_MMIO_MSI_ADDR_LO_BASE_IDX                                                              1
3690#define mmIOMMU_MMIO_MSI_ADDR_HI                                                                       0x0044
3691#define mmIOMMU_MMIO_MSI_ADDR_HI_BASE_IDX                                                              1
3692#define mmIOMMU_MMIO_MSI_DATA                                                                          0x0045
3693#define mmIOMMU_MMIO_MSI_DATA_BASE_IDX                                                                 1
3694#define mmIOMMU_MMIO_MSI_MAPPING_CAP                                                                   0x0046
3695#define mmIOMMU_MMIO_MSI_MAPPING_CAP_BASE_IDX                                                          1
3696#define mmIOMMU_MMIO_CONTROL_W                                                                         0x0047
3697#define mmIOMMU_MMIO_CONTROL_W_BASE_IDX                                                                1
3698#define mmIOMMU_MARC_BASE_LO_0                                                                         0x006c
3699#define mmIOMMU_MARC_BASE_LO_0_BASE_IDX                                                                1
3700#define mmIOMMU_MARC_BASE_HI_0                                                                         0x006d
3701#define mmIOMMU_MARC_BASE_HI_0_BASE_IDX                                                                1
3702#define mmIOMMU_MARC_RELOC_LO_0                                                                        0x006e
3703#define mmIOMMU_MARC_RELOC_LO_0_BASE_IDX                                                               1
3704#define mmIOMMU_MARC_RELOC_HI_0                                                                        0x006f
3705#define mmIOMMU_MARC_RELOC_HI_0_BASE_IDX                                                               1
3706#define mmIOMMU_MARC_LEN_LO_0                                                                          0x0070
3707#define mmIOMMU_MARC_LEN_LO_0_BASE_IDX                                                                 1
3708#define mmIOMMU_MARC_LEN_HI_0                                                                          0x0071
3709#define mmIOMMU_MARC_LEN_HI_0_BASE_IDX                                                                 1
3710#define mmIOMMU_MARC_BASE_LO_1                                                                         0x0072
3711#define mmIOMMU_MARC_BASE_LO_1_BASE_IDX                                                                1
3712#define mmIOMMU_MARC_BASE_HI_1                                                                         0x0073
3713#define mmIOMMU_MARC_BASE_HI_1_BASE_IDX                                                                1
3714#define mmIOMMU_MARC_RELOC_LO_1                                                                        0x0074
3715#define mmIOMMU_MARC_RELOC_LO_1_BASE_IDX                                                               1
3716#define mmIOMMU_MARC_RELOC_HI_1                                                                        0x0075
3717#define mmIOMMU_MARC_RELOC_HI_1_BASE_IDX                                                               1
3718#define mmIOMMU_MARC_LEN_LO_1                                                                          0x0076
3719#define mmIOMMU_MARC_LEN_LO_1_BASE_IDX                                                                 1
3720#define mmIOMMU_MARC_LEN_HI_1                                                                          0x0077
3721#define mmIOMMU_MARC_LEN_HI_1_BASE_IDX                                                                 1
3722#define mmIOMMU_MARC_BASE_LO_2                                                                         0x0078
3723#define mmIOMMU_MARC_BASE_LO_2_BASE_IDX                                                                1
3724#define mmIOMMU_MARC_BASE_HI_2                                                                         0x0079
3725#define mmIOMMU_MARC_BASE_HI_2_BASE_IDX                                                                1
3726#define mmIOMMU_MARC_RELOC_LO_2                                                                        0x007a
3727#define mmIOMMU_MARC_RELOC_LO_2_BASE_IDX                                                               1
3728#define mmIOMMU_MARC_RELOC_HI_2                                                                        0x007b
3729#define mmIOMMU_MARC_RELOC_HI_2_BASE_IDX                                                               1
3730#define mmIOMMU_MARC_LEN_LO_2                                                                          0x007c
3731#define mmIOMMU_MARC_LEN_LO_2_BASE_IDX                                                                 1
3732#define mmIOMMU_MARC_LEN_HI_2                                                                          0x007d
3733#define mmIOMMU_MARC_LEN_HI_2_BASE_IDX                                                                 1
3734#define mmIOMMU_MARC_BASE_LO_3                                                                         0x007e
3735#define mmIOMMU_MARC_BASE_LO_3_BASE_IDX                                                                1
3736#define mmIOMMU_MARC_BASE_HI_3                                                                         0x007f
3737#define mmIOMMU_MARC_BASE_HI_3_BASE_IDX                                                                1
3738#define mmIOMMU_MARC_RELOC_LO_3                                                                        0x0080
3739#define mmIOMMU_MARC_RELOC_LO_3_BASE_IDX                                                               1
3740#define mmIOMMU_MARC_RELOC_HI_3                                                                        0x0081
3741#define mmIOMMU_MARC_RELOC_HI_3_BASE_IDX                                                               1
3742#define mmIOMMU_MARC_LEN_LO_3                                                                          0x0082
3743#define mmIOMMU_MARC_LEN_LO_3_BASE_IDX                                                                 1
3744#define mmIOMMU_MARC_LEN_HI_3                                                                          0x0083
3745#define mmIOMMU_MARC_LEN_HI_3_BASE_IDX                                                                 1
3746#define mmIOMMU_MMIO_CMD_BUF_HDPTR_0                                                                   0x07ec
3747#define mmIOMMU_MMIO_CMD_BUF_HDPTR_0_BASE_IDX                                                          1
3748#define mmIOMMU_MMIO_CMD_BUF_HDPTR_1                                                                   0x07ed
3749#define mmIOMMU_MMIO_CMD_BUF_HDPTR_1_BASE_IDX                                                          1
3750#define mmIOMMU_MMIO_CMD_BUF_TAILPTR_0                                                                 0x07ee
3751#define mmIOMMU_MMIO_CMD_BUF_TAILPTR_0_BASE_IDX                                                        1
3752#define mmIOMMU_MMIO_CMD_BUF_TAILPTR_1                                                                 0x07ef
3753#define mmIOMMU_MMIO_CMD_BUF_TAILPTR_1_BASE_IDX                                                        1
3754#define mmIOMMU_MMIO_EVENT_BUF_HDPTR_0                                                                 0x07f0
3755#define mmIOMMU_MMIO_EVENT_BUF_HDPTR_0_BASE_IDX                                                        1
3756#define mmIOMMU_MMIO_EVENT_BUF_HDPTR_1                                                                 0x07f1
3757#define mmIOMMU_MMIO_EVENT_BUF_HDPTR_1_BASE_IDX                                                        1
3758#define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_0                                                               0x07f2
3759#define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_0_BASE_IDX                                                      1
3760#define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_1                                                               0x07f3
3761#define mmIOMMU_MMIO_EVENT_BUF_TAILPTR_1_BASE_IDX                                                      1
3762#define mmIOMMU_MMIO_STATUS_0                                                                          0x07f4
3763#define mmIOMMU_MMIO_STATUS_0_BASE_IDX                                                                 1
3764#define mmIOMMU_MMIO_STATUS_1                                                                          0x07f5
3765#define mmIOMMU_MMIO_STATUS_1_BASE_IDX                                                                 1
3766#define mmIOMMU_MMIO_PPR_BUF_HDPTR_0                                                                   0x07f8
3767#define mmIOMMU_MMIO_PPR_BUF_HDPTR_0_BASE_IDX                                                          1
3768#define mmIOMMU_MMIO_PPR_BUF_HDPTR_1                                                                   0x07f9
3769#define mmIOMMU_MMIO_PPR_BUF_HDPTR_1_BASE_IDX                                                          1
3770#define mmIOMMU_MMIO_PPR_BUF_TAILPTR_0                                                                 0x07fa
3771#define mmIOMMU_MMIO_PPR_BUF_TAILPTR_0_BASE_IDX                                                        1
3772#define mmIOMMU_MMIO_PPR_BUF_TAILPTR_1                                                                 0x07fb
3773#define mmIOMMU_MMIO_PPR_BUF_TAILPTR_1_BASE_IDX                                                        1
3774#define mmIOMMU_MMIO_GA_BUF_HDPTR_0                                                                    0x07fc
3775#define mmIOMMU_MMIO_GA_BUF_HDPTR_0_BASE_IDX                                                           1
3776#define mmIOMMU_MMIO_GA_BUF_HDPTR_1                                                                    0x07fd
3777#define mmIOMMU_MMIO_GA_BUF_HDPTR_1_BASE_IDX                                                           1
3778#define mmIOMMU_MMIO_GA_BUF_TAILPTR_0                                                                  0x07fe
3779#define mmIOMMU_MMIO_GA_BUF_TAILPTR_0_BASE_IDX                                                         1
3780#define mmIOMMU_MMIO_GA_BUF_TAILPTR_1                                                                  0x07ff
3781#define mmIOMMU_MMIO_GA_BUF_TAILPTR_1_BASE_IDX                                                         1
3782#define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_0                                                                 0x0800
3783#define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_0_BASE_IDX                                                        1
3784#define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_1                                                                 0x0801
3785#define mmIOMMU_MMIO_PPR_B_BUF_HDPTR_1_BASE_IDX                                                        1
3786#define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_0                                                               0x0802
3787#define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_0_BASE_IDX                                                      1
3788#define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_1                                                               0x0803
3789#define mmIOMMU_MMIO_PPR_B_BUF_TAILPTR_1_BASE_IDX                                                      1
3790#define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_0                                                               0x0808
3791#define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_0_BASE_IDX                                                      1
3792#define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_1                                                               0x0809
3793#define mmIOMMU_MMIO_EVENT_B_BUF_HDPTR_1_BASE_IDX                                                      1
3794#define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_0                                                             0x080a
3795#define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_0_BASE_IDX                                                    1
3796#define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_1                                                             0x080b
3797#define mmIOMMU_MMIO_EVENT_B_BUF_TAILPTR_1_BASE_IDX                                                    1
3798#define mmIOMMU_MMIO_PPR_AUTORESP_0                                                                    0x080c
3799#define mmIOMMU_MMIO_PPR_AUTORESP_0_BASE_IDX                                                           1
3800#define mmIOMMU_MMIO_PPR_OVERFLOW_EARLY_0                                                              0x080e
3801#define mmIOMMU_MMIO_PPR_OVERFLOW_EARLY_0_BASE_IDX                                                     1
3802#define mmIOMMU_MMIO_PPR_B_OVERFLOW_EARLY_0                                                            0x0810
3803#define mmIOMMU_MMIO_PPR_B_OVERFLOW_EARLY_0_BASE_IDX                                                   1
3804#define mmIOMMU_MMIO_COUNTER_CONFIG_0                                                                  0x02e0
3805#define mmIOMMU_MMIO_COUNTER_CONFIG_0_BASE_IDX                                                         2
3806#define mmIOMMU_MMIO_COUNTER_CONFIG_1                                                                  0x02e1
3807#define mmIOMMU_MMIO_COUNTER_CONFIG_1_BASE_IDX                                                         2
3808#define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_0                                                         0x02e2
3809#define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_0_BASE_IDX                                                2
3810#define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_1                                                         0x02e3
3811#define mmIOMMU_MMIO_COUNTER_PASID_BANK_LOCK_1_BASE_IDX                                                2
3812#define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_0                                                        0x02e4
3813#define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_0_BASE_IDX                                               2
3814#define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_1                                                        0x02e5
3815#define mmIOMMU_MMIO_COUNTER_DOMAIN_BANK_LOCK_1_BASE_IDX                                               2
3816#define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_0                                                         0x02e6
3817#define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_0_BASE_IDX                                                2
3818#define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_1                                                         0x02e7
3819#define mmIOMMU_MMIO_COUNTER_DEVID_BANK_LOCK_1_BASE_IDX                                                2
3820#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_0                                                            0xf2e0
3821#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_0_BASE_IDX                                                   2
3822#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_1                                                            0xf2e1
3823#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_0_1_BASE_IDX                                                   2
3824#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_0                                                        0xf2e2
3825#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_0_BASE_IDX                                               2
3826#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_1                                                        0xf2e3
3827#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_0_1_BASE_IDX                                               2
3828#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_0                                                        0xf2e4
3829#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_0_BASE_IDX                                               2
3830#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_1                                                        0xf2e5
3831#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_0_1_BASE_IDX                                               2
3832#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_0                                                       0xf2e6
3833#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_0_BASE_IDX                                              2
3834#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_1                                                       0xf2e7
3835#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_0_1_BASE_IDX                                              2
3836#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_0                                                     0xf2e8
3837#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_0_BASE_IDX                                            2
3838#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_1                                                     0xf2e9
3839#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_0_1_BASE_IDX                                            2
3840#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_0                                                        0xf2ea
3841#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_0_BASE_IDX                                               2
3842#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_1                                                        0xf2eb
3843#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_0_1_BASE_IDX                                               2
3844#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_0                                                            0xf320
3845#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_0_BASE_IDX                                                   2
3846#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_1                                                            0xf321
3847#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_1_1_BASE_IDX                                                   2
3848#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_0                                                        0xf322
3849#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_0_BASE_IDX                                               2
3850#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_1                                                        0xf323
3851#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_1_1_BASE_IDX                                               2
3852#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_0                                                        0xf324
3853#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_0_BASE_IDX                                               2
3854#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_1                                                        0xf325
3855#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_1_1_BASE_IDX                                               2
3856#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_0                                                       0xf326
3857#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_0_BASE_IDX                                              2
3858#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_1                                                       0xf327
3859#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_1_1_BASE_IDX                                              2
3860#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_0                                                     0xf328
3861#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_0_BASE_IDX                                            2
3862#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_1                                                     0xf329
3863#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_1_1_BASE_IDX                                            2
3864#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_0                                                        0xf32a
3865#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_0_BASE_IDX                                               2
3866#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_1                                                        0xf32b
3867#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_1_1_BASE_IDX                                               2
3868#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_0                                                            0xf360
3869#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_0_BASE_IDX                                                   2
3870#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_1                                                            0xf361
3871#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_2_1_BASE_IDX                                                   2
3872#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_0                                                        0xf362
3873#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_0_BASE_IDX                                               2
3874#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_1                                                        0xf363
3875#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_2_1_BASE_IDX                                               2
3876#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_0                                                        0xf364
3877#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_0_BASE_IDX                                               2
3878#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_1                                                        0xf365
3879#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_2_1_BASE_IDX                                               2
3880#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_0                                                       0xf366
3881#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_0_BASE_IDX                                              2
3882#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_1                                                       0xf367
3883#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_2_1_BASE_IDX                                              2
3884#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_0                                                     0xf368
3885#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_0_BASE_IDX                                            2
3886#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_1                                                     0xf369
3887#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_2_1_BASE_IDX                                            2
3888#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_0                                                        0xf36a
3889#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_0_BASE_IDX                                               2
3890#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_1                                                        0xf36b
3891#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_2_1_BASE_IDX                                               2
3892#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_0                                                            0xf3a0
3893#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_0_BASE_IDX                                                   2
3894#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_1                                                            0xf3a1
3895#define mmIOMMU_MMIO_COUNTER_BANK_0_CNT_3_1_BASE_IDX                                                   2
3896#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_0                                                        0xf3a2
3897#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_0_BASE_IDX                                               2
3898#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_1                                                        0xf3a3
3899#define mmIOMMU_MMIO_COUNTER_SRC_BANK_0_CNT_3_1_BASE_IDX                                               2
3900#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_0                                                        0xf3a4
3901#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_0_BASE_IDX                                               2
3902#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_1                                                        0xf3a5
3903#define mmIOMMU_MMIO_PASID_MATCH_BANK_0_CNT_3_1_BASE_IDX                                               2
3904#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_0                                                       0xf3a6
3905#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_0_BASE_IDX                                              2
3906#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_1                                                       0xf3a7
3907#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_0_CNT_3_1_BASE_IDX                                              2
3908#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_0                                                     0xf3a8
3909#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_0_BASE_IDX                                            2
3910#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_1                                                     0xf3a9
3911#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_0_CNT_3_1_BASE_IDX                                            2
3912#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_0                                                        0xf3aa
3913#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_0_BASE_IDX                                               2
3914#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_1                                                        0xf3ab
3915#define mmIOMMU_MMIO_COUNTER_RPT_BANK_0_CNT_3_1_BASE_IDX                                               2
3916#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_0                                                            0x0000
3917#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_0_BASE_IDX                                                   3
3918#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_1                                                            0x0001
3919#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_0_1_BASE_IDX                                                   3
3920#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_0                                                        0x0002
3921#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_0_BASE_IDX                                               3
3922#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_1                                                        0x0003
3923#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_0_1_BASE_IDX                                               3
3924#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_0                                                        0x0004
3925#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_0_BASE_IDX                                               3
3926#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_1                                                        0x0005
3927#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_0_1_BASE_IDX                                               3
3928#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_0                                                       0x0006
3929#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_0_BASE_IDX                                              3
3930#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_1                                                       0x0007
3931#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_0_1_BASE_IDX                                              3
3932#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_0                                                     0x0008
3933#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_0_BASE_IDX                                            3
3934#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_1                                                     0x0009
3935#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_0_1_BASE_IDX                                            3
3936#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_0                                                        0x000a
3937#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_0_BASE_IDX                                               3
3938#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_1                                                        0x000b
3939#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_0_1_BASE_IDX                                               3
3940#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_0                                                            0x0040
3941#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_0_BASE_IDX                                                   3
3942#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_1                                                            0x0041
3943#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_1_1_BASE_IDX                                                   3
3944#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_0                                                        0x0042
3945#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_0_BASE_IDX                                               3
3946#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_1                                                        0x0043
3947#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_1_1_BASE_IDX                                               3
3948#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_0                                                        0x0044
3949#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_0_BASE_IDX                                               3
3950#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_1                                                        0x0045
3951#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_1_1_BASE_IDX                                               3
3952#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_0                                                       0x0046
3953#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_0_BASE_IDX                                              3
3954#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_1                                                       0x0047
3955#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_1_1_BASE_IDX                                              3
3956#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_0                                                     0x0048
3957#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_0_BASE_IDX                                            3
3958#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_1                                                     0x0049
3959#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_1_1_BASE_IDX                                            3
3960#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_0                                                        0x004a
3961#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_0_BASE_IDX                                               3
3962#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_1                                                        0x004b
3963#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_1_1_BASE_IDX                                               3
3964#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_0                                                            0x0080
3965#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_0_BASE_IDX                                                   3
3966#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_1                                                            0x0081
3967#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_2_1_BASE_IDX                                                   3
3968#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_0                                                        0x0082
3969#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_0_BASE_IDX                                               3
3970#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_1                                                        0x0083
3971#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_2_1_BASE_IDX                                               3
3972#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_0                                                        0x0084
3973#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_0_BASE_IDX                                               3
3974#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_1                                                        0x0085
3975#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_2_1_BASE_IDX                                               3
3976#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_0                                                       0x0086
3977#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_0_BASE_IDX                                              3
3978#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_1                                                       0x0087
3979#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_2_1_BASE_IDX                                              3
3980#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_0                                                     0x0088
3981#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_0_BASE_IDX                                            3
3982#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_1                                                     0x0089
3983#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_2_1_BASE_IDX                                            3
3984#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_0                                                        0x008a
3985#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_0_BASE_IDX                                               3
3986#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_1                                                        0x008b
3987#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_2_1_BASE_IDX                                               3
3988#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_0                                                            0x00c0
3989#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_0_BASE_IDX                                                   3
3990#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_1                                                            0x00c1
3991#define mmIOMMU_MMIO_COUNTER_BANK_1_CNT_3_1_BASE_IDX                                                   3
3992#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_0                                                        0x00c2
3993#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_0_BASE_IDX                                               3
3994#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_1                                                        0x00c3
3995#define mmIOMMU_MMIO_COUNTER_SRC_BANK_1_CNT_3_1_BASE_IDX                                               3
3996#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_0                                                        0x00c4
3997#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_0_BASE_IDX                                               3
3998#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_1                                                        0x00c5
3999#define mmIOMMU_MMIO_PASID_MATCH_BANK_1_CNT_3_1_BASE_IDX                                               3
4000#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_0                                                       0x00c6
4001#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_0_BASE_IDX                                              3
4002#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_1                                                       0x00c7
4003#define mmIOMMU_MMIO_DOMAIN_MATCH_BANK_1_CNT_3_1_BASE_IDX                                              3
4004#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_0                                                     0x00c8
4005#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_0_BASE_IDX                                            3
4006#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_1                                                     0x00c9
4007#define mmIOMMU_MMIO_DEVICEID_MATCH_BANK_1_CNT_3_1_BASE_IDX                                            3
4008#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_0                                                        0x00ca
4009#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_0_BASE_IDX                                               3
4010#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_1                                                        0x00cb
4011#define mmIOMMU_MMIO_COUNTER_RPT_BANK_1_CNT_3_1_BASE_IDX                                               3
4012
4013
4014// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC
4015// base address: 0x0
4016#define mmMM_INDEX                                                                                     0x0000
4017#define mmMM_INDEX_BASE_IDX                                                                            0
4018#define mmMM_DATA                                                                                      0x0001
4019#define mmMM_DATA_BASE_IDX                                                                             0
4020#define mmMM_INDEX_HI                                                                                  0x0006
4021#define mmMM_INDEX_HI_BASE_IDX                                                                         0
4022
4023
4024// addressBlock: nbio_nbif0_bif_bx_pf_SYSDEC
4025// base address: 0x0
4026#define mmSYSHUB_INDEX_OVLP                                                                            0x0008
4027#define mmSYSHUB_INDEX_OVLP_BASE_IDX                                                                   0
4028#define mmSYSHUB_DATA_OVLP                                                                             0x0009
4029#define mmSYSHUB_DATA_OVLP_BASE_IDX                                                                    0
4030#define mmPCIE_INDEX                                                                                   0x000c
4031#define mmPCIE_INDEX_BASE_IDX                                                                          0
4032#define mmPCIE_DATA                                                                                    0x000d
4033#define mmPCIE_DATA_BASE_IDX                                                                           0
4034#define mmPCIE_INDEX2                                                                                  0x000e
4035#define mmPCIE_INDEX2_BASE_IDX                                                                         0
4036#define mmPCIE_DATA2                                                                                   0x000f
4037#define mmPCIE_DATA2_BASE_IDX                                                                          0
4038#define mmSBIOS_SCRATCH_0                                                                              0x0034
4039#define mmSBIOS_SCRATCH_0_BASE_IDX                                                                     1
4040#define mmSBIOS_SCRATCH_1                                                                              0x0035
4041#define mmSBIOS_SCRATCH_1_BASE_IDX                                                                     1
4042#define mmSBIOS_SCRATCH_2                                                                              0x0036
4043#define mmSBIOS_SCRATCH_2_BASE_IDX                                                                     1
4044#define mmSBIOS_SCRATCH_3                                                                              0x0037
4045#define mmSBIOS_SCRATCH_3_BASE_IDX                                                                     1
4046#define mmBIOS_SCRATCH_0                                                                               0x0038
4047#define mmBIOS_SCRATCH_0_BASE_IDX                                                                      1
4048#define mmBIOS_SCRATCH_1                                                                               0x0039
4049#define mmBIOS_SCRATCH_1_BASE_IDX                                                                      1
4050#define mmBIOS_SCRATCH_2                                                                               0x003a
4051#define mmBIOS_SCRATCH_2_BASE_IDX                                                                      1
4052#define mmBIOS_SCRATCH_3                                                                               0x003b
4053#define mmBIOS_SCRATCH_3_BASE_IDX                                                                      1
4054#define mmBIOS_SCRATCH_4                                                                               0x003c
4055#define mmBIOS_SCRATCH_4_BASE_IDX                                                                      1
4056#define mmBIOS_SCRATCH_5                                                                               0x003d
4057#define mmBIOS_SCRATCH_5_BASE_IDX                                                                      1
4058#define mmBIOS_SCRATCH_6                                                                               0x003e
4059#define mmBIOS_SCRATCH_6_BASE_IDX                                                                      1
4060#define mmBIOS_SCRATCH_7                                                                               0x003f
4061#define mmBIOS_SCRATCH_7_BASE_IDX                                                                      1
4062#define mmBIOS_SCRATCH_8                                                                               0x0040
4063#define mmBIOS_SCRATCH_8_BASE_IDX                                                                      1
4064#define mmBIOS_SCRATCH_9                                                                               0x0041
4065#define mmBIOS_SCRATCH_9_BASE_IDX                                                                      1
4066#define mmBIOS_SCRATCH_10                                                                              0x0042
4067#define mmBIOS_SCRATCH_10_BASE_IDX                                                                     1
4068#define mmBIOS_SCRATCH_11                                                                              0x0043
4069#define mmBIOS_SCRATCH_11_BASE_IDX                                                                     1
4070#define mmBIOS_SCRATCH_12                                                                              0x0044
4071#define mmBIOS_SCRATCH_12_BASE_IDX                                                                     1
4072#define mmBIOS_SCRATCH_13                                                                              0x0045
4073#define mmBIOS_SCRATCH_13_BASE_IDX                                                                     1
4074#define mmBIOS_SCRATCH_14                                                                              0x0046
4075#define mmBIOS_SCRATCH_14_BASE_IDX                                                                     1
4076#define mmBIOS_SCRATCH_15                                                                              0x0047
4077#define mmBIOS_SCRATCH_15_BASE_IDX                                                                     1
4078#define mmBIF_RLC_INTR_CNTL                                                                            0x004c
4079#define mmBIF_RLC_INTR_CNTL_BASE_IDX                                                                   1
4080#define mmBIF_VCE_INTR_CNTL                                                                            0x004d
4081#define mmBIF_VCE_INTR_CNTL_BASE_IDX                                                                   1
4082#define mmBIF_UVD_INTR_CNTL                                                                            0x004e
4083#define mmBIF_UVD_INTR_CNTL_BASE_IDX                                                                   1
4084#define mmGFX_MMIOREG_CAM_ADDR0                                                                        0x006c
4085#define mmGFX_MMIOREG_CAM_ADDR0_BASE_IDX                                                               1
4086#define mmGFX_MMIOREG_CAM_REMAP_ADDR0                                                                  0x006d
4087#define mmGFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX                                                         1
4088#define mmGFX_MMIOREG_CAM_ADDR1                                                                        0x006e
4089#define mmGFX_MMIOREG_CAM_ADDR1_BASE_IDX                                                               1
4090#define mmGFX_MMIOREG_CAM_REMAP_ADDR1                                                                  0x006f
4091#define mmGFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX                                                         1
4092#define mmGFX_MMIOREG_CAM_ADDR2                                                                        0x0070
4093#define mmGFX_MMIOREG_CAM_ADDR2_BASE_IDX                                                               1
4094#define mmGFX_MMIOREG_CAM_REMAP_ADDR2                                                                  0x0071
4095#define mmGFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX                                                         1
4096#define mmGFX_MMIOREG_CAM_ADDR3                                                                        0x0072
4097#define mmGFX_MMIOREG_CAM_ADDR3_BASE_IDX                                                               1
4098#define mmGFX_MMIOREG_CAM_REMAP_ADDR3                                                                  0x0073
4099#define mmGFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX                                                         1
4100#define mmGFX_MMIOREG_CAM_ADDR4                                                                        0x0074
4101#define mmGFX_MMIOREG_CAM_ADDR4_BASE_IDX                                                               1
4102#define mmGFX_MMIOREG_CAM_REMAP_ADDR4                                                                  0x0075
4103#define mmGFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX                                                         1
4104#define mmGFX_MMIOREG_CAM_ADDR5                                                                        0x0076
4105#define mmGFX_MMIOREG_CAM_ADDR5_BASE_IDX                                                               1
4106#define mmGFX_MMIOREG_CAM_REMAP_ADDR5                                                                  0x0077
4107#define mmGFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX                                                         1
4108#define mmGFX_MMIOREG_CAM_ADDR6                                                                        0x0078
4109#define mmGFX_MMIOREG_CAM_ADDR6_BASE_IDX                                                               1
4110#define mmGFX_MMIOREG_CAM_REMAP_ADDR6                                                                  0x0079
4111#define mmGFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX                                                         1
4112#define mmGFX_MMIOREG_CAM_ADDR7                                                                        0x007a
4113#define mmGFX_MMIOREG_CAM_ADDR7_BASE_IDX                                                               1
4114#define mmGFX_MMIOREG_CAM_REMAP_ADDR7                                                                  0x007b
4115#define mmGFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX                                                         1
4116#define mmGFX_MMIOREG_CAM_CNTL                                                                         0x007c
4117#define mmGFX_MMIOREG_CAM_CNTL_BASE_IDX                                                                1
4118#define mmGFX_MMIOREG_CAM_ZERO_CPL                                                                     0x007d
4119#define mmGFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX                                                            1
4120#define mmGFX_MMIOREG_CAM_ONE_CPL                                                                      0x007e
4121#define mmGFX_MMIOREG_CAM_ONE_CPL_BASE_IDX                                                             1
4122#define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL                                                             0x007f
4123#define mmGFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX                                                    1
4124
4125
4126// addressBlock: nbio_nbif0_syshub_mmreg_ind_syshubdec
4127// base address: 0x0
4128#define mmSYSHUB_INDEX                                                                                 0x0008
4129#define mmSYSHUB_INDEX_BASE_IDX                                                                        0
4130#define mmSYSHUB_DATA                                                                                  0x0009
4131#define mmSYSHUB_DATA_BASE_IDX                                                                         0
4132
4133
4134// addressBlock: nbio_nbif0_rcc_strap_BIFDEC1
4135// base address: 0x0
4136#define mmRCC_DEV0_EPF0_STRAP0                                                                         0x000f
4137#define mmRCC_DEV0_EPF0_STRAP0_BASE_IDX                                                                2
4138
4139
4140// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1
4141// base address: 0x0
4142#define mmEP_PCIE_SCRATCH                                                                              0x0023
4143#define mmEP_PCIE_SCRATCH_BASE_IDX                                                                     2
4144#define mmEP_PCIE_CNTL                                                                                 0x0025
4145#define mmEP_PCIE_CNTL_BASE_IDX                                                                        2
4146#define mmEP_PCIE_INT_CNTL                                                                             0x0026
4147#define mmEP_PCIE_INT_CNTL_BASE_IDX                                                                    2
4148#define mmEP_PCIE_INT_STATUS                                                                           0x0027
4149#define mmEP_PCIE_INT_STATUS_BASE_IDX                                                                  2
4150#define mmEP_PCIE_RX_CNTL2                                                                             0x0028
4151#define mmEP_PCIE_RX_CNTL2_BASE_IDX                                                                    2
4152#define mmEP_PCIE_BUS_CNTL                                                                             0x0029
4153#define mmEP_PCIE_BUS_CNTL_BASE_IDX                                                                    2
4154#define mmEP_PCIE_CFG_CNTL                                                                             0x002a
4155#define mmEP_PCIE_CFG_CNTL_BASE_IDX                                                                    2
4156#define mmEP_PCIE_TX_LTR_CNTL                                                                          0x002c
4157#define mmEP_PCIE_TX_LTR_CNTL_BASE_IDX                                                                 2
4158#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0                                                             0x002d
4159#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                                    2
4160#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1                                                             0x002d
4161#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                                    2
4162#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2                                                             0x002d
4163#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                                    2
4164#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3                                                             0x002d
4165#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                                    2
4166#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4                                                             0x002e
4167#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                                    2
4168#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5                                                             0x002e
4169#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                                    2
4170#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6                                                             0x002e
4171#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                                    2
4172#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7                                                             0x002e
4173#define mmPCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                                    2
4174#define mmEP_PCIE_F0_DPA_CAP                                                                           0x0032
4175#define mmEP_PCIE_F0_DPA_CAP_BASE_IDX                                                                  2
4176#define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR                                                             0x0033
4177#define mmEP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                                    2
4178#define mmEP_PCIE_F0_DPA_CNTL                                                                          0x0033
4179#define mmEP_PCIE_F0_DPA_CNTL_BASE_IDX                                                                 2
4180#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                                             0x0033
4181#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                                    2
4182#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                                             0x0034
4183#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                                    2
4184#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                                             0x0034
4185#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                                    2
4186#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                                             0x0034
4187#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                                    2
4188#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                                             0x0034
4189#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                                    2
4190#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                                             0x0035
4191#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                                    2
4192#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                                             0x0035
4193#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                                    2
4194#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                                             0x0035
4195#define mmPCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                                    2
4196#define mmEP_PCIE_PME_CONTROL                                                                          0x0035
4197#define mmEP_PCIE_PME_CONTROL_BASE_IDX                                                                 2
4198#define mmEP_PCIEP_RESERVED                                                                            0x0036
4199#define mmEP_PCIEP_RESERVED_BASE_IDX                                                                   2
4200#define mmEP_PCIE_TX_CNTL                                                                              0x0038
4201#define mmEP_PCIE_TX_CNTL_BASE_IDX                                                                     2
4202#define mmEP_PCIE_TX_REQUESTER_ID                                                                      0x0039
4203#define mmEP_PCIE_TX_REQUESTER_ID_BASE_IDX                                                             2
4204#define mmEP_PCIE_ERR_CNTL                                                                             0x003a
4205#define mmEP_PCIE_ERR_CNTL_BASE_IDX                                                                    2
4206#define mmEP_PCIE_RX_CNTL                                                                              0x003b
4207#define mmEP_PCIE_RX_CNTL_BASE_IDX                                                                     2
4208#define mmEP_PCIE_LC_SPEED_CNTL                                                                        0x003c
4209#define mmEP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                               2
4210
4211
4212// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1
4213// base address: 0x0
4214#define mmDN_PCIE_RESERVED                                                                             0x0040
4215#define mmDN_PCIE_RESERVED_BASE_IDX                                                                    2
4216#define mmDN_PCIE_SCRATCH                                                                              0x0041
4217#define mmDN_PCIE_SCRATCH_BASE_IDX                                                                     2
4218#define mmDN_PCIE_CNTL                                                                                 0x0043
4219#define mmDN_PCIE_CNTL_BASE_IDX                                                                        2
4220#define mmDN_PCIE_CONFIG_CNTL                                                                          0x0044
4221#define mmDN_PCIE_CONFIG_CNTL_BASE_IDX                                                                 2
4222#define mmDN_PCIE_RX_CNTL2                                                                             0x0045
4223#define mmDN_PCIE_RX_CNTL2_BASE_IDX                                                                    2
4224#define mmDN_PCIE_BUS_CNTL                                                                             0x0046
4225#define mmDN_PCIE_BUS_CNTL_BASE_IDX                                                                    2
4226#define mmDN_PCIE_CFG_CNTL                                                                             0x0047
4227#define mmDN_PCIE_CFG_CNTL_BASE_IDX                                                                    2
4228
4229
4230// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1
4231// base address: 0x0
4232#define mmPCIE_ERR_CNTL                                                                                0x004f
4233#define mmPCIE_ERR_CNTL_BASE_IDX                                                                       2
4234#define mmPCIE_RX_CNTL                                                                                 0x0050
4235#define mmPCIE_RX_CNTL_BASE_IDX                                                                        2
4236#define mmPCIE_LC_SPEED_CNTL                                                                           0x0051
4237#define mmPCIE_LC_SPEED_CNTL_BASE_IDX                                                                  2
4238#define mmPCIE_LC_CNTL2                                                                                0x0052
4239#define mmPCIE_LC_CNTL2_BASE_IDX                                                                       2
4240#define mmPCIEP_STRAP_MISC                                                                             0x0053
4241#define mmPCIEP_STRAP_MISC_BASE_IDX                                                                    2
4242#define mmLTR_MSG_INFO_FROM_EP                                                                         0x0054
4243#define mmLTR_MSG_INFO_FROM_EP_BASE_IDX                                                                2
4244
4245
4246// addressBlock: nbio_nbif0_rcc_dev0_BIFPFVFDEC1
4247// base address: 0x0
4248#define mmRCC_ERR_LOG                                                                                  0x0085
4249#define mmRCC_ERR_LOG_BASE_IDX                                                                         2
4250#define mmRCC_DOORBELL_APER_EN                                                                         0x00c0
4251#define mmRCC_DOORBELL_APER_EN_BASE_IDX                                                                2
4252#define mmRCC_CONFIG_MEMSIZE                                                                           0x00c3
4253#define mmRCC_CONFIG_MEMSIZE_BASE_IDX                                                                  2
4254#define mmRCC_CONFIG_RESERVED                                                                          0x00c4
4255#define mmRCC_CONFIG_RESERVED_BASE_IDX                                                                 2
4256#define mmRCC_IOV_FUNC_IDENTIFIER                                                                      0x00c5
4257#define mmRCC_IOV_FUNC_IDENTIFIER_BASE_IDX                                                             2
4258
4259
4260// addressBlock: nbio_nbif0_rcc_dev0_BIFDEC1
4261// base address: 0x0
4262#define mmRCC_ERR_INT_CNTL                                                                             0x0086
4263#define mmRCC_ERR_INT_CNTL_BASE_IDX                                                                    2
4264#define mmRCC_BACO_CNTL_MISC                                                                           0x0087
4265#define mmRCC_BACO_CNTL_MISC_BASE_IDX                                                                  2
4266#define mmRCC_RESET_EN                                                                                 0x0088
4267#define mmRCC_RESET_EN_BASE_IDX                                                                        2
4268#define mmRCC_VDM_SUPPORT                                                                              0x0089
4269#define mmRCC_VDM_SUPPORT_BASE_IDX                                                                     2
4270#define mmRCC_PEER_REG_RANGE0                                                                          0x00be
4271#define mmRCC_PEER_REG_RANGE0_BASE_IDX                                                                 2
4272#define mmRCC_PEER_REG_RANGE1                                                                          0x00bf
4273#define mmRCC_PEER_REG_RANGE1_BASE_IDX                                                                 2
4274#define mmRCC_BUS_CNTL                                                                                 0x00c1
4275#define mmRCC_BUS_CNTL_BASE_IDX                                                                        2
4276#define mmRCC_CONFIG_CNTL                                                                              0x00c2
4277#define mmRCC_CONFIG_CNTL_BASE_IDX                                                                     2
4278#define mmRCC_CONFIG_F0_BASE                                                                           0x00c6
4279#define mmRCC_CONFIG_F0_BASE_BASE_IDX                                                                  2
4280#define mmRCC_CONFIG_APER_SIZE                                                                         0x00c7
4281#define mmRCC_CONFIG_APER_SIZE_BASE_IDX                                                                2
4282#define mmRCC_CONFIG_REG_APER_SIZE                                                                     0x00c8
4283#define mmRCC_CONFIG_REG_APER_SIZE_BASE_IDX                                                            2
4284#define mmRCC_XDMA_LO                                                                                  0x00c9
4285#define mmRCC_XDMA_LO_BASE_IDX                                                                         2
4286#define mmRCC_XDMA_HI                                                                                  0x00ca
4287#define mmRCC_XDMA_HI_BASE_IDX                                                                         2
4288#define mmRCC_FEATURES_CONTROL_MISC                                                                    0x00cb
4289#define mmRCC_FEATURES_CONTROL_MISC_BASE_IDX                                                           2
4290#define mmRCC_BUSNUM_CNTL1                                                                             0x00cc
4291#define mmRCC_BUSNUM_CNTL1_BASE_IDX                                                                    2
4292#define mmRCC_BUSNUM_LIST0                                                                             0x00cd
4293#define mmRCC_BUSNUM_LIST0_BASE_IDX                                                                    2
4294#define mmRCC_BUSNUM_LIST1                                                                             0x00ce
4295#define mmRCC_BUSNUM_LIST1_BASE_IDX                                                                    2
4296#define mmRCC_BUSNUM_CNTL2                                                                             0x00cf
4297#define mmRCC_BUSNUM_CNTL2_BASE_IDX                                                                    2
4298#define mmRCC_CAPTURE_HOST_BUSNUM                                                                      0x00d0
4299#define mmRCC_CAPTURE_HOST_BUSNUM_BASE_IDX                                                             2
4300#define mmRCC_HOST_BUSNUM                                                                              0x00d1
4301#define mmRCC_HOST_BUSNUM_BASE_IDX                                                                     2
4302#define mmRCC_PEER0_FB_OFFSET_HI                                                                       0x00d2
4303#define mmRCC_PEER0_FB_OFFSET_HI_BASE_IDX                                                              2
4304#define mmRCC_PEER0_FB_OFFSET_LO                                                                       0x00d3
4305#define mmRCC_PEER0_FB_OFFSET_LO_BASE_IDX                                                              2
4306#define mmRCC_PEER1_FB_OFFSET_HI                                                                       0x00d4
4307#define mmRCC_PEER1_FB_OFFSET_HI_BASE_IDX                                                              2
4308#define mmRCC_PEER1_FB_OFFSET_LO                                                                       0x00d5
4309#define mmRCC_PEER1_FB_OFFSET_LO_BASE_IDX                                                              2
4310#define mmRCC_PEER2_FB_OFFSET_HI                                                                       0x00d6
4311#define mmRCC_PEER2_FB_OFFSET_HI_BASE_IDX                                                              2
4312#define mmRCC_PEER2_FB_OFFSET_LO                                                                       0x00d7
4313#define mmRCC_PEER2_FB_OFFSET_LO_BASE_IDX                                                              2
4314#define mmRCC_PEER3_FB_OFFSET_HI                                                                       0x00d8
4315#define mmRCC_PEER3_FB_OFFSET_HI_BASE_IDX                                                              2
4316#define mmRCC_PEER3_FB_OFFSET_LO                                                                       0x00d9
4317#define mmRCC_PEER3_FB_OFFSET_LO_BASE_IDX                                                              2
4318#define mmRCC_CMN_LINK_CNTL                                                                            0x00de
4319#define mmRCC_CMN_LINK_CNTL_BASE_IDX                                                                   2
4320#define mmRCC_EP_REQUESTERID_RESTORE                                                                   0x00df
4321#define mmRCC_EP_REQUESTERID_RESTORE_BASE_IDX                                                          2
4322#define mmRCC_LTR_LSWITCH_CNTL                                                                         0x00e0
4323#define mmRCC_LTR_LSWITCH_CNTL_BASE_IDX                                                                2
4324#define mmRCC_MH_ARB_CNTL                                                                              0x00e1
4325#define mmRCC_MH_ARB_CNTL_BASE_IDX                                                                     2
4326
4327
4328// addressBlock: nbio_nbif0_bif_bx_pf_BIFDEC1
4329// base address: 0x0
4330#define mmBIF_MM_INDACCESS_CNTL                                                                        0x00e6
4331#define mmBIF_MM_INDACCESS_CNTL_BASE_IDX                                                               2
4332#define mmBUS_CNTL                                                                                     0x00e7
4333#define mmBUS_CNTL_BASE_IDX                                                                            2
4334#define mmBIF_SCRATCH0                                                                                 0x00e8
4335#define mmBIF_SCRATCH0_BASE_IDX                                                                        2
4336#define mmBIF_SCRATCH1                                                                                 0x00e9
4337#define mmBIF_SCRATCH1_BASE_IDX                                                                        2
4338#define mmBX_RESET_EN                                                                                  0x00ed
4339#define mmBX_RESET_EN_BASE_IDX                                                                         2
4340#define mmMM_CFGREGS_CNTL                                                                              0x00ee
4341#define mmMM_CFGREGS_CNTL_BASE_IDX                                                                     2
4342#define mmBX_RESET_CNTL                                                                                0x00f0
4343#define mmBX_RESET_CNTL_BASE_IDX                                                                       2
4344#define mmINTERRUPT_CNTL                                                                               0x00f1
4345#define mmINTERRUPT_CNTL_BASE_IDX                                                                      2
4346#define mmINTERRUPT_CNTL2                                                                              0x00f2
4347#define mmINTERRUPT_CNTL2_BASE_IDX                                                                     2
4348#define mmCLKREQB_PAD_CNTL                                                                             0x00f8
4349#define mmCLKREQB_PAD_CNTL_BASE_IDX                                                                    2
4350#define mmBIF_FEATURES_CONTROL_MISC                                                                    0x00fb
4351#define mmBIF_FEATURES_CONTROL_MISC_BASE_IDX                                                           2
4352#define mmBIF_DOORBELL_CNTL                                                                            0x00fc
4353#define mmBIF_DOORBELL_CNTL_BASE_IDX                                                                   2
4354#define mmBIF_DOORBELL_INT_CNTL                                                                        0x00fd
4355#define mmBIF_DOORBELL_INT_CNTL_BASE_IDX                                                               2
4356#define mmBIF_FB_EN                                                                                    0x00ff
4357#define mmBIF_FB_EN_BASE_IDX                                                                           2
4358#define mmBIF_BUSY_DELAY_CNTR                                                                          0x0100
4359#define mmBIF_BUSY_DELAY_CNTR_BASE_IDX                                                                 2
4360#define mmBIF_MST_TRANS_PENDING_VF                                                                     0x0109
4361#define mmBIF_MST_TRANS_PENDING_VF_BASE_IDX                                                            2
4362#define mmBIF_SLV_TRANS_PENDING_VF                                                                     0x010a
4363#define mmBIF_SLV_TRANS_PENDING_VF_BASE_IDX                                                            2
4364#define mmBACO_CNTL                                                                                    0x010b
4365#define mmBACO_CNTL_BASE_IDX                                                                           2
4366#define mmBIF_BACO_EXIT_TIME0                                                                          0x010c
4367#define mmBIF_BACO_EXIT_TIME0_BASE_IDX                                                                 2
4368#define mmBIF_BACO_EXIT_TIMER1                                                                         0x010d
4369#define mmBIF_BACO_EXIT_TIMER1_BASE_IDX                                                                2
4370#define mmBIF_BACO_EXIT_TIMER2                                                                         0x010e
4371#define mmBIF_BACO_EXIT_TIMER2_BASE_IDX                                                                2
4372#define mmBIF_BACO_EXIT_TIMER3                                                                         0x010f
4373#define mmBIF_BACO_EXIT_TIMER3_BASE_IDX                                                                2
4374#define mmBIF_BACO_EXIT_TIMER4                                                                         0x0110
4375#define mmBIF_BACO_EXIT_TIMER4_BASE_IDX                                                                2
4376#define mmMEM_TYPE_CNTL                                                                                0x0111
4377#define mmMEM_TYPE_CNTL_BASE_IDX                                                                       2
4378#define mmSMU_BIF_VDDGFX_PWR_STATUS                                                                    0x0113
4379#define mmSMU_BIF_VDDGFX_PWR_STATUS_BASE_IDX                                                           2
4380#define mmBIF_VDDGFX_GFX0_LOWER                                                                        0x0114
4381#define mmBIF_VDDGFX_GFX0_LOWER_BASE_IDX                                                               2
4382#define mmBIF_VDDGFX_GFX0_UPPER                                                                        0x0115
4383#define mmBIF_VDDGFX_GFX0_UPPER_BASE_IDX                                                               2
4384#define mmBIF_VDDGFX_GFX1_LOWER                                                                        0x0116
4385#define mmBIF_VDDGFX_GFX1_LOWER_BASE_IDX                                                               2
4386#define mmBIF_VDDGFX_GFX1_UPPER                                                                        0x0117
4387#define mmBIF_VDDGFX_GFX1_UPPER_BASE_IDX                                                               2
4388#define mmBIF_VDDGFX_GFX2_LOWER                                                                        0x0118
4389#define mmBIF_VDDGFX_GFX2_LOWER_BASE_IDX                                                               2
4390#define mmBIF_VDDGFX_GFX2_UPPER                                                                        0x0119
4391#define mmBIF_VDDGFX_GFX2_UPPER_BASE_IDX                                                               2
4392#define mmBIF_VDDGFX_GFX3_LOWER                                                                        0x011a
4393#define mmBIF_VDDGFX_GFX3_LOWER_BASE_IDX                                                               2
4394#define mmBIF_VDDGFX_GFX3_UPPER                                                                        0x011b
4395#define mmBIF_VDDGFX_GFX3_UPPER_BASE_IDX                                                               2
4396#define mmBIF_VDDGFX_GFX4_LOWER                                                                        0x011c
4397#define mmBIF_VDDGFX_GFX4_LOWER_BASE_IDX                                                               2
4398#define mmBIF_VDDGFX_GFX4_UPPER                                                                        0x011d
4399#define mmBIF_VDDGFX_GFX4_UPPER_BASE_IDX                                                               2
4400#define mmBIF_VDDGFX_GFX5_LOWER                                                                        0x011e
4401#define mmBIF_VDDGFX_GFX5_LOWER_BASE_IDX                                                               2
4402#define mmBIF_VDDGFX_GFX5_UPPER                                                                        0x011f
4403#define mmBIF_VDDGFX_GFX5_UPPER_BASE_IDX                                                               2
4404#define mmBIF_VDDGFX_RSV1_LOWER                                                                        0x0120
4405#define mmBIF_VDDGFX_RSV1_LOWER_BASE_IDX                                                               2
4406#define mmBIF_VDDGFX_RSV1_UPPER                                                                        0x0121
4407#define mmBIF_VDDGFX_RSV1_UPPER_BASE_IDX                                                               2
4408#define mmBIF_VDDGFX_RSV2_LOWER                                                                        0x0122
4409#define mmBIF_VDDGFX_RSV2_LOWER_BASE_IDX                                                               2
4410#define mmBIF_VDDGFX_RSV2_UPPER                                                                        0x0123
4411#define mmBIF_VDDGFX_RSV2_UPPER_BASE_IDX                                                               2
4412#define mmBIF_VDDGFX_RSV3_LOWER                                                                        0x0124
4413#define mmBIF_VDDGFX_RSV3_LOWER_BASE_IDX                                                               2
4414#define mmBIF_VDDGFX_RSV3_UPPER                                                                        0x0125
4415#define mmBIF_VDDGFX_RSV3_UPPER_BASE_IDX                                                               2
4416#define mmBIF_VDDGFX_RSV4_LOWER                                                                        0x0126
4417#define mmBIF_VDDGFX_RSV4_LOWER_BASE_IDX                                                               2
4418#define mmBIF_VDDGFX_RSV4_UPPER                                                                        0x0127
4419#define mmBIF_VDDGFX_RSV4_UPPER_BASE_IDX                                                               2
4420#define mmBIF_VDDGFX_FB_CMP                                                                            0x0128
4421#define mmBIF_VDDGFX_FB_CMP_BASE_IDX                                                                   2
4422#define mmBIF_DOORBELL_GBLAPER1_LOWER                                                                  0x0129
4423#define mmBIF_DOORBELL_GBLAPER1_LOWER_BASE_IDX                                                         2
4424#define mmBIF_DOORBELL_GBLAPER1_UPPER                                                                  0x012a
4425#define mmBIF_DOORBELL_GBLAPER1_UPPER_BASE_IDX                                                         2
4426#define mmBIF_DOORBELL_GBLAPER2_LOWER                                                                  0x012b
4427#define mmBIF_DOORBELL_GBLAPER2_LOWER_BASE_IDX                                                         2
4428#define mmBIF_DOORBELL_GBLAPER2_UPPER                                                                  0x012c
4429#define mmBIF_DOORBELL_GBLAPER2_UPPER_BASE_IDX                                                         2
4430#define mmREMAP_HDP_MEM_FLUSH_CNTL                                                                     0x012d
4431#define mmREMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX                                                            2
4432#define mmREMAP_HDP_REG_FLUSH_CNTL                                                                     0x012e
4433#define mmREMAP_HDP_REG_FLUSH_CNTL_BASE_IDX                                                            2
4434#define mmBIF_RB_CNTL                                                                                  0x012f
4435#define mmBIF_RB_CNTL_BASE_IDX                                                                         2
4436#define mmBIF_RB_BASE                                                                                  0x0130
4437#define mmBIF_RB_BASE_BASE_IDX                                                                         2
4438#define mmBIF_RB_RPTR                                                                                  0x0131
4439#define mmBIF_RB_RPTR_BASE_IDX                                                                         2
4440#define mmBIF_RB_WPTR                                                                                  0x0132
4441#define mmBIF_RB_WPTR_BASE_IDX                                                                         2
4442#define mmBIF_RB_WPTR_ADDR_HI                                                                          0x0133
4443#define mmBIF_RB_WPTR_ADDR_HI_BASE_IDX                                                                 2
4444#define mmBIF_RB_WPTR_ADDR_LO                                                                          0x0134
4445#define mmBIF_RB_WPTR_ADDR_LO_BASE_IDX                                                                 2
4446#define mmMAILBOX_INDEX                                                                                0x0135
4447#define mmMAILBOX_INDEX_BASE_IDX                                                                       2
4448#define mmBIF_UVD_GPUIOV_CFG_SIZE                                                                      0x0143
4449#define mmBIF_UVD_GPUIOV_CFG_SIZE_BASE_IDX                                                             2
4450#define mmBIF_VCE_GPUIOV_CFG_SIZE                                                                      0x0144
4451#define mmBIF_VCE_GPUIOV_CFG_SIZE_BASE_IDX                                                             2
4452#define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE                                                                 0x0145
4453#define mmBIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX                                                        2
4454#define mmBIF_PERSTB_PAD_CNTL                                                                          0x0148
4455#define mmBIF_PERSTB_PAD_CNTL_BASE_IDX                                                                 2
4456#define mmBIF_PX_EN_PAD_CNTL                                                                           0x0149
4457#define mmBIF_PX_EN_PAD_CNTL_BASE_IDX                                                                  2
4458#define mmBIF_REFPADKIN_PAD_CNTL                                                                       0x014a
4459#define mmBIF_REFPADKIN_PAD_CNTL_BASE_IDX                                                              2
4460#define mmBIF_CLKREQB_PAD_CNTL                                                                         0x014b
4461#define mmBIF_CLKREQB_PAD_CNTL_BASE_IDX                                                                2
4462
4463
4464// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1
4465// base address: 0x0
4466#define mmBIF_BME_STATUS                                                                               0x00eb
4467#define mmBIF_BME_STATUS_BASE_IDX                                                                      2
4468#define mmBIF_ATOMIC_ERR_LOG                                                                           0x00ec
4469#define mmBIF_ATOMIC_ERR_LOG_BASE_IDX                                                                  2
4470#define mmDOORBELL_SELFRING_GPA_APER_BASE_HIGH                                                         0x00f3
4471#define mmDOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX                                                2
4472#define mmDOORBELL_SELFRING_GPA_APER_BASE_LOW                                                          0x00f4
4473#define mmDOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX                                                 2
4474#define mmDOORBELL_SELFRING_GPA_APER_CNTL                                                              0x00f5
4475#define mmDOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX                                                     2
4476#define mmHDP_REG_COHERENCY_FLUSH_CNTL                                                                 0x00f6
4477#define mmHDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX                                                        2
4478#define mmHDP_MEM_COHERENCY_FLUSH_CNTL                                                                 0x00f7
4479#define mmHDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX                                                        2
4480#define mmGPU_HDP_FLUSH_REQ                                                                            0x0106
4481#define mmGPU_HDP_FLUSH_REQ_BASE_IDX                                                                   2
4482#define mmGPU_HDP_FLUSH_DONE                                                                           0x0107
4483#define mmGPU_HDP_FLUSH_DONE_BASE_IDX                                                                  2
4484#define mmBIF_TRANS_PENDING                                                                            0x0108
4485#define mmBIF_TRANS_PENDING_BASE_IDX                                                                   2
4486#define mmMAILBOX_MSGBUF_TRN_DW0                                                                       0x0136
4487#define mmMAILBOX_MSGBUF_TRN_DW0_BASE_IDX                                                              2
4488#define mmMAILBOX_MSGBUF_TRN_DW1                                                                       0x0137
4489#define mmMAILBOX_MSGBUF_TRN_DW1_BASE_IDX                                                              2
4490#define mmMAILBOX_MSGBUF_TRN_DW2                                                                       0x0138
4491#define mmMAILBOX_MSGBUF_TRN_DW2_BASE_IDX                                                              2
4492#define mmMAILBOX_MSGBUF_TRN_DW3                                                                       0x0139
4493#define mmMAILBOX_MSGBUF_TRN_DW3_BASE_IDX                                                              2
4494#define mmMAILBOX_MSGBUF_RCV_DW0                                                                       0x013a
4495#define mmMAILBOX_MSGBUF_RCV_DW0_BASE_IDX                                                              2
4496#define mmMAILBOX_MSGBUF_RCV_DW1                                                                       0x013b
4497#define mmMAILBOX_MSGBUF_RCV_DW1_BASE_IDX                                                              2
4498#define mmMAILBOX_MSGBUF_RCV_DW2                                                                       0x013c
4499#define mmMAILBOX_MSGBUF_RCV_DW2_BASE_IDX                                                              2
4500#define mmMAILBOX_MSGBUF_RCV_DW3                                                                       0x013d
4501#define mmMAILBOX_MSGBUF_RCV_DW3_BASE_IDX                                                              2
4502#define mmMAILBOX_CONTROL                                                                              0x013e
4503#define mmMAILBOX_CONTROL_BASE_IDX                                                                     2
4504#define mmMAILBOX_INT_CNTL                                                                             0x013f
4505#define mmMAILBOX_INT_CNTL_BASE_IDX                                                                    2
4506#define mmBIF_VMHV_MAILBOX                                                                             0x0140
4507#define mmBIF_VMHV_MAILBOX_BASE_IDX                                                                    2
4508
4509
4510// addressBlock: nbio_nbif0_gdc_GDCDEC
4511// base address: 0x0
4512#define mmNGDC_SDP_PORT_CTRL                                                                           0x01c2
4513#define mmNGDC_SDP_PORT_CTRL_BASE_IDX                                                                  2
4514#define mmSHUB_REGS_IF_CTL                                                                             0x01c3
4515#define mmSHUB_REGS_IF_CTL_BASE_IDX                                                                    2
4516#define mmNGDC_RESERVED_0                                                                              0x01cb
4517#define mmNGDC_RESERVED_0_BASE_IDX                                                                     2
4518#define mmNGDC_RESERVED_1                                                                              0x01cc
4519#define mmNGDC_RESERVED_1_BASE_IDX                                                                     2
4520#define mmNGDC_SDP_PORT_CTRL_SOCCLK                                                                    0x01cd
4521#define mmNGDC_SDP_PORT_CTRL_SOCCLK_BASE_IDX                                                           2
4522#define mmBIF_SDMA0_DOORBELL_RANGE                                                                     0x01d0
4523#define mmBIF_SDMA0_DOORBELL_RANGE_BASE_IDX                                                            2
4524#define mmBIF_SDMA1_DOORBELL_RANGE                                                                     0x01d1
4525#define mmBIF_SDMA1_DOORBELL_RANGE_BASE_IDX                                                            2
4526#define mmBIF_IH_DOORBELL_RANGE                                                                        0x01d2
4527#define mmBIF_IH_DOORBELL_RANGE_BASE_IDX                                                               2
4528#define mmBIF_MMSCH0_DOORBELL_RANGE                                                                    0x01d3
4529#define mmBIF_MMSCH0_DOORBELL_RANGE_BASE_IDX                                                           2
4530#define mmATDMA_MISC_CNTL                                                                              0x01dd
4531#define mmATDMA_MISC_CNTL_BASE_IDX                                                                     2
4532#define mmBIF_DOORBELL_FENCE_CNTL                                                                      0x01de
4533#define mmBIF_DOORBELL_FENCE_CNTL_BASE_IDX                                                             2
4534#define mmS2A_MISC_CNTL                                                                                0x01df
4535#define mmS2A_MISC_CNTL_BASE_IDX                                                                       2
4536#define mmGDC_PG_MISC_CNTL                                                                             0x01f0
4537#define mmGDC_PG_MISC_CNTL_BASE_IDX                                                                    2
4538
4539
4540// addressBlock: nbio_nbif0_rcc_dev0_BIFDEC2
4541// base address: 0x0
4542#define mmGFXMSIX_VECT0_ADDR_LO                                                                        0x0400
4543#define mmGFXMSIX_VECT0_ADDR_LO_BASE_IDX                                                               3
4544#define mmGFXMSIX_VECT0_ADDR_HI                                                                        0x0401
4545#define mmGFXMSIX_VECT0_ADDR_HI_BASE_IDX                                                               3
4546#define mmGFXMSIX_VECT0_MSG_DATA                                                                       0x0402
4547#define mmGFXMSIX_VECT0_MSG_DATA_BASE_IDX                                                              3
4548#define mmGFXMSIX_VECT0_CONTROL                                                                        0x0403
4549#define mmGFXMSIX_VECT0_CONTROL_BASE_IDX                                                               3
4550#define mmGFXMSIX_VECT1_ADDR_LO                                                                        0x0404
4551#define mmGFXMSIX_VECT1_ADDR_LO_BASE_IDX                                                               3
4552#define mmGFXMSIX_VECT1_ADDR_HI                                                                        0x0405
4553#define mmGFXMSIX_VECT1_ADDR_HI_BASE_IDX                                                               3
4554#define mmGFXMSIX_VECT1_MSG_DATA                                                                       0x0406
4555#define mmGFXMSIX_VECT1_MSG_DATA_BASE_IDX                                                              3
4556#define mmGFXMSIX_VECT1_CONTROL                                                                        0x0407
4557#define mmGFXMSIX_VECT1_CONTROL_BASE_IDX                                                               3
4558#define mmGFXMSIX_VECT2_ADDR_LO                                                                        0x0408
4559#define mmGFXMSIX_VECT2_ADDR_LO_BASE_IDX                                                               3
4560#define mmGFXMSIX_VECT2_ADDR_HI                                                                        0x0409
4561#define mmGFXMSIX_VECT2_ADDR_HI_BASE_IDX                                                               3
4562#define mmGFXMSIX_VECT2_MSG_DATA                                                                       0x040a
4563#define mmGFXMSIX_VECT2_MSG_DATA_BASE_IDX                                                              3
4564#define mmGFXMSIX_VECT2_CONTROL                                                                        0x040b
4565#define mmGFXMSIX_VECT2_CONTROL_BASE_IDX                                                               3
4566#define mmGFXMSIX_PBA                                                                                  0x0800
4567#define mmGFXMSIX_PBA_BASE_IDX                                                                         3
4568
4569
4570// addressBlock: syshub_mmreg_ind_syshubind
4571// base address: 0x0
4572#define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL_SOCCLK                                                       0x10000
4573#define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL2_SOCCLK                                                      0x10004
4574#define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SOCCLK                                    0x10008
4575#define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SOCCLK                                       0x1000c
4576#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_SYSHUB_QOS_CNTL                                                0x10010
4577#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW1_SYSHUB_QOS_CNTL                                                0x10014
4578#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW2_SYSHUB_QOS_CNTL                                                0x10018
4579#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL0_CNTL                                                       0x1001c
4580#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL1_CNTL                                                       0x10020
4581#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL2_CNTL                                                       0x10024
4582#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL3_CNTL                                                       0x10028
4583#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL4_CNTL                                                       0x1002c
4584#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW0_CL5_CNTL                                                       0x10030
4585#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW1_CL0_CNTL                                                       0x10034
4586#define ixSYSHUB_MMREG_IND_DMA_CLK0_SW2_CL0_CNTL                                                       0x10038
4587#define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL0_CNTL                                                       0x10100
4588#define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL1_CNTL                                                       0x10104
4589#define ixSYSHUB_MMREG_IND_HST_CLK0_SW0_CL2_CNTL                                                       0x10108
4590#define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL0_CNTL                                                       0x1010c
4591#define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL1_CNTL                                                       0x10110
4592#define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL2_CNTL                                                       0x10114
4593#define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL3_CNTL                                                       0x10118
4594#define ixSYSHUB_MMREG_IND_HST_CLK0_SW1_CL4_CNTL                                                       0x1011c
4595#define ixSYSHUB_MMREG_IND_SYSHUB_CG_CNTL                                                              0x10300
4596#define ixSYSHUB_MMREG_IND_SYSHUB_TRANS_IDLE                                                           0x10308
4597#define ixSYSHUB_MMREG_IND_SYSHUB_HP_TIMER                                                             0x1030c
4598#define ixSYSHUB_MMREG_IND_SYSHUB_MGCG_CTRL_SOCCLK                                                     0x10310
4599#define ixSYSHUB_MMREG_IND_SYSUB_CPF_DOORBELL_RS_RESET                                                 0x10314
4600#define ixSYSHUB_MMREG_IND_SYSHUB_SCRATCH                                                              0x10f00
4601#define ixSYSHUB_MMREG_IND_SYSHUB_CL_MASK                                                              0x10f04
4602#define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL_SHUBCLK                                                      0x11000
4603#define ixSYSHUB_MMREG_IND_SYSHUB_DS_CTRL2_SHUBCLK                                                     0x11004
4604#define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_BYPASS_EN_SHUBCLK                                   0x11008
4605#define ixSYSHUB_MMREG_IND_SYSHUB_BGEN_ENHANCEMENT_IMM_EN_SHUBCLK                                      0x1100c
4606#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_SYSHUB_QOS_CNTL                                                0x11010
4607#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_SYSHUB_QOS_CNTL                                                0x11014
4608#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL0_CNTL                                                       0x11018
4609#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL1_CNTL                                                       0x1101c
4610#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL2_CNTL                                                       0x11020
4611#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL3_CNTL                                                       0x11024
4612#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW0_CL4_CNTL                                                       0x11028
4613#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL0_CNTL                                                       0x1102c
4614#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL1_CNTL                                                       0x11030
4615#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL2_CNTL                                                       0x11034
4616#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL3_CNTL                                                       0x11038
4617#define ixSYSHUB_MMREG_IND_DMA_CLK1_SW1_CL4_CNTL                                                       0x1103c
4618#define ixSYSHUB_MMREG_IND_SYSHUB_MGCG_CTRL_SHUBCLK                                                    0x11040
4619#define ixSYSHUB_MMREG_IND_NIC400_0_ASIB_0_FN_MOD                                                      0x20108
4620#define ixSYSHUB_MMREG_IND_NIC400_0_AMIB_0_FN_MOD_BM_ISS                                               0x30008
4621#define ixSYSHUB_MMREG_IND_NIC400_0_AMIB_1_FN_MOD_BM_ISS                                               0x31008
4622#define ixSYSHUB_MMREG_IND_NIC400_1_ASIB_0_FN_MOD                                                      0x40108
4623#define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_0_FN_MOD                                                      0x50008
4624#define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_1_FN_MOD                                                      0x51008
4625#define ixSYSHUB_MMREG_IND_NIC400_1_AMIB_2_FN_MOD                                                      0x52008
4626#define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_0_FN_MOD                                                      0x60108
4627#define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_1_FN_MOD                                                      0x61108
4628#define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_2_FN_MOD                                                      0x62108
4629#define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_3_FN_MOD                                                      0x63108
4630#define ixSYSHUB_MMREG_IND_NIC400_2_ASIB_4_FN_MOD                                                      0x64108
4631#define ixSYSHUB_MMREG_IND_NIC400_2_AMIB_0_FN_MOD_BM_ISS                                               0x70008
4632#define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_0_FN_MOD                                                      0xc0108
4633#define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_1_FN_MOD                                                      0xc1108
4634#define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_2_FN_MOD                                                      0xc2108
4635#define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_3_FN_MOD                                                      0xc3108
4636#define ixSYSHUB_MMREG_IND_NIC400_5_ASIB_4_FN_MOD                                                      0xc4108
4637#define ixSYSHUB_MMREG_IND_NIC400_5_AMIB_0_FN_MOD                                                      0xd0008
4638#define ixSYSHUB_MMREG_IND_NIC400_4_ASIB_0_FN_MOD                                                      0xe0108
4639#define ixSYSHUB_MMREG_IND_NIC400_4_ASIB_1_FN_MOD                                                      0xe1108
4640#define ixSYSHUB_MMREG_IND_NIC400_4_AMIB_0_FN_MOD                                                      0xf0008
4641
4642#endif
4643