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18 *   NIC0_QM1 (Prototype: QMAN)
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241
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243
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255
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269
270#define mmNIC0_QM1_CQ_TSIZE_STS_4                                    0xCE21FC
271
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273
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275
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277
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279
280#define mmNIC0_QM1_CQ_CTL_STS_4                                      0xCE2210
281
282#define mmNIC0_QM1_CQ_IFIFO_CNT_0                                    0xCE2214
283
284#define mmNIC0_QM1_CQ_IFIFO_CNT_1                                    0xCE2218
285
286#define mmNIC0_QM1_CQ_IFIFO_CNT_2                                    0xCE221C
287
288#define mmNIC0_QM1_CQ_IFIFO_CNT_3                                    0xCE2220
289
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291
292#define mmNIC0_QM1_CP_MSG_BASE0_ADDR_LO_0                            0xCE2228
293
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295
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297
298#define mmNIC0_QM1_CP_MSG_BASE0_ADDR_LO_3                            0xCE2234
299
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301
302#define mmNIC0_QM1_CP_MSG_BASE0_ADDR_HI_0                            0xCE223C
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313
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317
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319
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321
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329
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331
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333
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335
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339
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341
342#define mmNIC0_QM1_CP_MSG_BASE2_ADDR_HI_0                            0xCE228C
343
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345
346#define mmNIC0_QM1_CP_MSG_BASE2_ADDR_HI_2                            0xCE2294
347
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349
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351
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353
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355
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359
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361
362#define mmNIC0_QM1_CP_MSG_BASE3_ADDR_HI_0                            0xCE22B4
363
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365
366#define mmNIC0_QM1_CP_MSG_BASE3_ADDR_HI_2                            0xCE22BC
367
368#define mmNIC0_QM1_CP_MSG_BASE3_ADDR_HI_3                            0xCE22C0
369
370#define mmNIC0_QM1_CP_MSG_BASE3_ADDR_HI_4                            0xCE22C4
371
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707
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724#define mmNIC0_QM1_ARB_SLV_CHOISE_Q_HEAD                             0xCE2B8C
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730#define mmNIC0_QM1_ARB_ERR_STS_DRP                                   0xCE2BA8
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732#define mmNIC0_QM1_ARB_MST_CRED_STS_0                                0xCE2BB0
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750#define mmNIC0_QM1_ARB_MST_CRED_STS_9                                0xCE2BD4
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755
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761
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763
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765
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767
768#define mmNIC0_QM1_ARB_MST_CRED_STS_18                               0xCE2BF8
769
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771
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773
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775
776#define mmNIC0_QM1_ARB_MST_CRED_STS_22                               0xCE2C08
777
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779
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781
782#define mmNIC0_QM1_ARB_MST_CRED_STS_25                               0xCE2C14
783
784#define mmNIC0_QM1_ARB_MST_CRED_STS_26                               0xCE2C18
785
786#define mmNIC0_QM1_ARB_MST_CRED_STS_27                               0xCE2C1C
787
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789
790#define mmNIC0_QM1_ARB_MST_CRED_STS_29                               0xCE2C24
791
792#define mmNIC0_QM1_ARB_MST_CRED_STS_30                               0xCE2C28
793
794#define mmNIC0_QM1_ARB_MST_CRED_STS_31                               0xCE2C2C
795
796#define mmNIC0_QM1_CGM_CFG                                           0xCE2C70
797
798#define mmNIC0_QM1_CGM_STS                                           0xCE2C74
799
800#define mmNIC0_QM1_CGM_CFG1                                          0xCE2C78
801
802#define mmNIC0_QM1_LOCAL_RANGE_BASE                                  0xCE2C80
803
804#define mmNIC0_QM1_LOCAL_RANGE_SIZE                                  0xCE2C84
805
806#define mmNIC0_QM1_CSMR_STRICT_PRIO_CFG                              0xCE2C90
807
808#define mmNIC0_QM1_HBW_RD_RATE_LIM_CFG_1                             0xCE2C94
809
810#define mmNIC0_QM1_LBW_WR_RATE_LIM_CFG_0                             0xCE2C98
811
812#define mmNIC0_QM1_LBW_WR_RATE_LIM_CFG_1                             0xCE2C9C
813
814#define mmNIC0_QM1_HBW_RD_RATE_LIM_CFG_0                             0xCE2CA0
815
816#define mmNIC0_QM1_GLBL_AXCACHE                                      0xCE2CA4
817
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819
820#define mmNIC0_QM1_IND_GW_APB_WDATA                                  0xCE2CB4
821
822#define mmNIC0_QM1_IND_GW_APB_RDATA                                  0xCE2CB8
823
824#define mmNIC0_QM1_IND_GW_APB_STATUS                                 0xCE2CBC
825
826#define mmNIC0_QM1_GLBL_ERR_ADDR_LO                                  0xCE2CD0
827
828#define mmNIC0_QM1_GLBL_ERR_ADDR_HI                                  0xCE2CD4
829
830#define mmNIC0_QM1_GLBL_ERR_WDATA                                    0xCE2CD8
831
832#define mmNIC0_QM1_GLBL_MEM_INIT_BUSY                                0xCE2D00
833
834#endif /* ASIC_REG_NIC0_QM1_REGS_H_ */
835