1/* SPDX-License-Identifier: GPL-2.0 */ 2/****************************************************************************/ 3 4/* 5 * m53xxsim.h -- ColdFire 5329 registers 6 */ 7 8/****************************************************************************/ 9#ifndef m53xxsim_h 10#define m53xxsim_h 11/****************************************************************************/ 12 13#define CPU_NAME "COLDFIRE(m53xx)" 14#define CPU_INSTR_PER_JIFFY 3 15#define MCF_BUSCLK (MCF_CLK / 3) 16 17#include <asm/m53xxacr.h> 18 19#define MCFINT_VECBASE 64 20#define MCFINT_UART0 26 /* Interrupt number for UART0 */ 21#define MCFINT_UART1 27 /* Interrupt number for UART1 */ 22#define MCFINT_UART2 28 /* Interrupt number for UART2 */ 23#define MCFINT_I2C0 30 /* Interrupt number for I2C */ 24#define MCFINT_QSPI 31 /* Interrupt number for QSPI */ 25#define MCFINT_FECRX0 36 /* Interrupt number for FEC */ 26#define MCFINT_FECTX0 40 /* Interrupt number for FEC */ 27#define MCFINT_FECENTC0 42 /* Interrupt number for FEC */ 28 29#define MCF_IRQ_UART0 (MCFINT_VECBASE + MCFINT_UART0) 30#define MCF_IRQ_UART1 (MCFINT_VECBASE + MCFINT_UART1) 31#define MCF_IRQ_UART2 (MCFINT_VECBASE + MCFINT_UART2) 32 33#define MCF_IRQ_FECRX0 (MCFINT_VECBASE + MCFINT_FECRX0) 34#define MCF_IRQ_FECTX0 (MCFINT_VECBASE + MCFINT_FECTX0) 35#define MCF_IRQ_FECENTC0 (MCFINT_VECBASE + MCFINT_FECENTC0) 36 37#define MCF_IRQ_I2C0 (MCFINT_VECBASE + MCFINT_I2C0) 38#define MCF_IRQ_QSPI (MCFINT_VECBASE + MCFINT_QSPI) 39 40#define MCF_WTM_WCR 0xFC098000 41 42/* 43 * Define the 532x SIM register set addresses. 44 */ 45#define MCFSIM_IPRL 0xFC048004 46#define MCFSIM_IPRH 0xFC048000 47#define MCFSIM_IPR MCFSIM_IPRL 48#define MCFSIM_IMRL 0xFC04800C 49#define MCFSIM_IMRH 0xFC048008 50#define MCFSIM_IMR MCFSIM_IMRL 51#define MCFSIM_ICR0 0xFC048040 52#define MCFSIM_ICR1 0xFC048041 53#define MCFSIM_ICR2 0xFC048042 54#define MCFSIM_ICR3 0xFC048043 55#define MCFSIM_ICR4 0xFC048044 56#define MCFSIM_ICR5 0xFC048045 57#define MCFSIM_ICR6 0xFC048046 58#define MCFSIM_ICR7 0xFC048047 59#define MCFSIM_ICR8 0xFC048048 60#define MCFSIM_ICR9 0xFC048049 61#define MCFSIM_ICR10 0xFC04804A 62#define MCFSIM_ICR11 0xFC04804B 63 64/* 65 * Some symbol defines for the above... 66 */ 67#define MCFSIM_SWDICR MCFSIM_ICR0 /* Watchdog timer ICR */ 68#define MCFSIM_TIMER1ICR MCFSIM_ICR1 /* Timer 1 ICR */ 69#define MCFSIM_TIMER2ICR MCFSIM_ICR2 /* Timer 2 ICR */ 70#define MCFSIM_UART1ICR MCFSIM_ICR4 /* UART 1 ICR */ 71#define MCFSIM_UART2ICR MCFSIM_ICR5 /* UART 2 ICR */ 72#define MCFSIM_DMA0ICR MCFSIM_ICR6 /* DMA 0 ICR */ 73#define MCFSIM_DMA1ICR MCFSIM_ICR7 /* DMA 1 ICR */ 74#define MCFSIM_DMA2ICR MCFSIM_ICR8 /* DMA 2 ICR */ 75#define MCFSIM_DMA3ICR MCFSIM_ICR9 /* DMA 3 ICR */ 76 77 78#define MCFINTC0_SIMR 0xFC04801C 79#define MCFINTC0_CIMR 0xFC04801D 80#define MCFINTC0_ICR0 0xFC048040 81#define MCFINTC1_SIMR 0xFC04C01C 82#define MCFINTC1_CIMR 0xFC04C01D 83#define MCFINTC1_ICR0 0xFC04C040 84#define MCFINTC2_SIMR (0) 85#define MCFINTC2_CIMR (0) 86#define MCFINTC2_ICR0 (0) 87 88#define MCFSIM_ICR_TIMER1 (0xFC048040+32) 89#define MCFSIM_ICR_TIMER2 (0xFC048040+33) 90 91/* 92 * Define system peripheral IRQ usage. 93 */ 94#define MCF_IRQ_TIMER (64 + 32) /* Timer0 */ 95#define MCF_IRQ_PROFILER (64 + 33) /* Timer1 */ 96 97/* 98 * UART module. 99 */ 100#define MCFUART_BASE0 0xFC060000 /* Base address of UART1 */ 101#define MCFUART_BASE1 0xFC064000 /* Base address of UART2 */ 102#define MCFUART_BASE2 0xFC068000 /* Base address of UART3 */ 103 104/* 105 * FEC module. 106 */ 107#define MCFFEC_BASE0 0xFC030000 /* Base address of FEC0 */ 108#define MCFFEC_SIZE0 0x800 /* Size of FEC0 region */ 109 110/* 111 * QSPI module. 112 */ 113#define MCFQSPI_BASE 0xFC05C000 /* Base address of QSPI */ 114#define MCFQSPI_SIZE 0x40 /* Size of QSPI region */ 115 116#define MCFQSPI_CS0 84 117#define MCFQSPI_CS1 85 118#define MCFQSPI_CS2 86 119 120/* 121 * Timer module. 122 */ 123#define MCFTIMER_BASE1 0xFC070000 /* Base address of TIMER1 */ 124#define MCFTIMER_BASE2 0xFC074000 /* Base address of TIMER2 */ 125#define MCFTIMER_BASE3 0xFC078000 /* Base address of TIMER3 */ 126#define MCFTIMER_BASE4 0xFC07C000 /* Base address of TIMER4 */ 127 128/********************************************************************* 129 * 130 * Reset Controller Module 131 * 132 *********************************************************************/ 133 134#define MCF_RCR 0xFC0A0000 135#define MCF_RSR 0xFC0A0001 136 137#define MCF_RCR_SWRESET 0x80 /* Software reset bit */ 138#define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */ 139 140 141/* 142 * Power Management 143 */ 144#define MCFPM_WCR 0xfc040013 145#define MCFPM_PPMSR0 0xfc04002c 146#define MCFPM_PPMCR0 0xfc04002d 147#define MCFPM_PPMSR1 0xfc04002e 148#define MCFPM_PPMCR1 0xfc04002f 149#define MCFPM_PPMHR0 0xfc040030 150#define MCFPM_PPMLR0 0xfc040034 151#define MCFPM_PPMHR1 0xfc040038 152#define MCFPM_LPCR 0xec090007 153 154/* 155 * The M5329EVB board needs a help getting its devices initialized 156 * at kernel start time if dBUG doesn't set it up (for example 157 * it is not used), so we need to do it manually. 158 */ 159#ifdef __ASSEMBLER__ 160.macro m5329EVB_setup 161 movel #0xFC098000, %a7 162 movel #0x0, (%a7) 163#define CORE_SRAM 0x80000000 164#define CORE_SRAM_SIZE 0x8000 165 movel #CORE_SRAM, %d0 166 addl #0x221, %d0 167 movec %d0,%RAMBAR1 168 movel #CORE_SRAM, %sp 169 addl #CORE_SRAM_SIZE, %sp 170 jsr sysinit 171.endm 172#define PLATFORM_SETUP m5329EVB_setup 173 174#endif /* __ASSEMBLER__ */ 175 176/********************************************************************* 177 * 178 * Chip Configuration Module (CCM) 179 * 180 *********************************************************************/ 181 182/* Register read/write macros */ 183#define MCF_CCM_CCR 0xFC0A0004 184#define MCF_CCM_RCON 0xFC0A0008 185#define MCF_CCM_CIR 0xFC0A000A 186#define MCF_CCM_MISCCR 0xFC0A0010 187#define MCF_CCM_CDR 0xFC0A0012 188#define MCF_CCM_UHCSR 0xFC0A0014 189#define MCF_CCM_UOCSR 0xFC0A0016 190 191/* Bit definitions and macros for MCF_CCM_CCR */ 192#define MCF_CCM_CCR_RESERVED (0x0001) 193#define MCF_CCM_CCR_PLL_MODE (0x0003) 194#define MCF_CCM_CCR_OSC_MODE (0x0005) 195#define MCF_CCM_CCR_BOOTPS(x) (((x)&0x0003)<<3|0x0001) 196#define MCF_CCM_CCR_LOAD (0x0021) 197#define MCF_CCM_CCR_LIMP (0x0041) 198#define MCF_CCM_CCR_CSC(x) (((x)&0x0003)<<8|0x0001) 199 200/* Bit definitions and macros for MCF_CCM_RCON */ 201#define MCF_CCM_RCON_RESERVED (0x0001) 202#define MCF_CCM_RCON_PLL_MODE (0x0003) 203#define MCF_CCM_RCON_OSC_MODE (0x0005) 204#define MCF_CCM_RCON_BOOTPS(x) (((x)&0x0003)<<3|0x0001) 205#define MCF_CCM_RCON_LOAD (0x0021) 206#define MCF_CCM_RCON_LIMP (0x0041) 207#define MCF_CCM_RCON_CSC(x) (((x)&0x0003)<<8|0x0001) 208 209/* Bit definitions and macros for MCF_CCM_CIR */ 210#define MCF_CCM_CIR_PRN(x) (((x)&0x003F)<<0) 211#define MCF_CCM_CIR_PIN(x) (((x)&0x03FF)<<6) 212 213/* Bit definitions and macros for MCF_CCM_MISCCR */ 214#define MCF_CCM_MISCCR_USBSRC (0x0001) 215#define MCF_CCM_MISCCR_USBDIV (0x0002) 216#define MCF_CCM_MISCCR_SSI_SRC (0x0010) 217#define MCF_CCM_MISCCR_TIM_DMA (0x0020) 218#define MCF_CCM_MISCCR_SSI_PUS (0x0040) 219#define MCF_CCM_MISCCR_SSI_PUE (0x0080) 220#define MCF_CCM_MISCCR_LCD_CHEN (0x0100) 221#define MCF_CCM_MISCCR_LIMP (0x1000) 222#define MCF_CCM_MISCCR_PLL_LOCK (0x2000) 223 224/* Bit definitions and macros for MCF_CCM_CDR */ 225#define MCF_CCM_CDR_SSIDIV(x) (((x)&0x000F)<<0) 226#define MCF_CCM_CDR_LPDIV(x) (((x)&0x000F)<<8) 227 228/* Bit definitions and macros for MCF_CCM_UHCSR */ 229#define MCF_CCM_UHCSR_XPDE (0x0001) 230#define MCF_CCM_UHCSR_UHMIE (0x0002) 231#define MCF_CCM_UHCSR_WKUP (0x0004) 232#define MCF_CCM_UHCSR_PORTIND(x) (((x)&0x0003)<<14) 233 234/* Bit definitions and macros for MCF_CCM_UOCSR */ 235#define MCF_CCM_UOCSR_XPDE (0x0001) 236#define MCF_CCM_UOCSR_UOMIE (0x0002) 237#define MCF_CCM_UOCSR_WKUP (0x0004) 238#define MCF_CCM_UOCSR_PWRFLT (0x0008) 239#define MCF_CCM_UOCSR_SEND (0x0010) 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MCF_FBCS3_CSAR 0xFC008024 268#define MCF_FBCS3_CSMR 0xFC008028 269#define MCF_FBCS3_CSCR 0xFC00802C 270#define MCF_FBCS4_CSAR 0xFC008030 271#define MCF_FBCS4_CSMR 0xFC008034 272#define MCF_FBCS4_CSCR 0xFC008038 273#define MCF_FBCS5_CSAR 0xFC00803C 274#define MCF_FBCS5_CSMR 0xFC008040 275#define MCF_FBCS5_CSCR 0xFC008044 276 277/* Bit definitions and macros for MCF_FBCS_CSAR */ 278#define MCF_FBCS_CSAR_BA(x) ((x)&0xFFFF0000) 279 280/* Bit definitions and macros for MCF_FBCS_CSMR */ 281#define MCF_FBCS_CSMR_V (0x00000001) 282#define MCF_FBCS_CSMR_WP (0x00000100) 283#define MCF_FBCS_CSMR_BAM(x) (((x)&0x0000FFFF)<<16) 284#define MCF_FBCS_CSMR_BAM_4G (0xFFFF0000) 285#define MCF_FBCS_CSMR_BAM_2G (0x7FFF0000) 286#define MCF_FBCS_CSMR_BAM_1G (0x3FFF0000) 287#define MCF_FBCS_CSMR_BAM_1024M (0x3FFF0000) 288#define MCF_FBCS_CSMR_BAM_512M (0x1FFF0000) 289#define MCF_FBCS_CSMR_BAM_256M (0x0FFF0000) 290#define MCF_FBCS_CSMR_BAM_128M (0x07FF0000) 291#define MCF_FBCS_CSMR_BAM_64M (0x03FF0000) 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macros for MCF_GPIO_PODR_UART */ 478#define MCF_GPIO_PODR_UART_PODR_UART0 (0x01) 479#define MCF_GPIO_PODR_UART_PODR_UART1 (0x02) 480#define MCF_GPIO_PODR_UART_PODR_UART2 (0x04) 481#define MCF_GPIO_PODR_UART_PODR_UART3 (0x08) 482#define MCF_GPIO_PODR_UART_PODR_UART4 (0x10) 483#define MCF_GPIO_PODR_UART_PODR_UART5 (0x20) 484#define MCF_GPIO_PODR_UART_PODR_UART6 (0x40) 485#define MCF_GPIO_PODR_UART_PODR_UART7 (0x80) 486 487/* Bit definitions and macros for MCF_GPIO_PODR_QSPI */ 488#define MCF_GPIO_PODR_QSPI_PODR_QSPI0 (0x01) 489#define MCF_GPIO_PODR_QSPI_PODR_QSPI1 (0x02) 490#define MCF_GPIO_PODR_QSPI_PODR_QSPI2 (0x04) 491#define MCF_GPIO_PODR_QSPI_PODR_QSPI3 (0x08) 492#define MCF_GPIO_PODR_QSPI_PODR_QSPI4 (0x10) 493#define MCF_GPIO_PODR_QSPI_PODR_QSPI5 (0x20) 494 495/* Bit definitions and macros for MCF_GPIO_PODR_TIMER */ 496#define MCF_GPIO_PODR_TIMER_PODR_TIMER0 (0x01) 497#define MCF_GPIO_PODR_TIMER_PODR_TIMER1 (0x02) 498#define MCF_GPIO_PODR_TIMER_PODR_TIMER2 (0x04) 499#define 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MCF_GPIO_PAR_SSI */ 963#define MCF_GPIO_PAR_SSI_PAR_MCLK (0x0080) 964#define MCF_GPIO_PAR_SSI_PAR_TXD(x) (((x)&0x0003)<<8) 965#define MCF_GPIO_PAR_SSI_PAR_RXD(x) (((x)&0x0003)<<10) 966#define MCF_GPIO_PAR_SSI_PAR_FS(x) (((x)&0x0003)<<12) 967#define MCF_GPIO_PAR_SSI_PAR_BCLK(x) (((x)&0x0003)<<14) 968 969/* Bit definitions and macros for MCF_GPIO_PAR_UART */ 970#define MCF_GPIO_PAR_UART_PAR_UTXD0 (0x0001) 971#define MCF_GPIO_PAR_UART_PAR_URXD0 (0x0002) 972#define MCF_GPIO_PAR_UART_PAR_URTS0 (0x0004) 973#define MCF_GPIO_PAR_UART_PAR_UCTS0 (0x0008) 974#define MCF_GPIO_PAR_UART_PAR_UTXD1(x) (((x)&0x0003)<<4) 975#define MCF_GPIO_PAR_UART_PAR_URXD1(x) (((x)&0x0003)<<6) 976#define MCF_GPIO_PAR_UART_PAR_URTS1(x) (((x)&0x0003)<<8) 977#define MCF_GPIO_PAR_UART_PAR_UCTS1(x) (((x)&0x0003)<<10) 978#define MCF_GPIO_PAR_UART_PAR_UCTS1_GPIO (0x0000) 979#define MCF_GPIO_PAR_UART_PAR_UCTS1_SSI_BCLK (0x0800) 980#define MCF_GPIO_PAR_UART_PAR_UCTS1_ULPI_D7 (0x0400) 981#define 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definitions and macros for MCF_GPIO_DSCR_I2C */ 1060#define MCF_GPIO_DSCR_I2C_I2C_DSE(x) (((x)&0x03)<<0) 1061 1062/* Bit definitions and macros for MCF_GPIO_DSCR_PWM */ 1063#define MCF_GPIO_DSCR_PWM_PWM_DSE(x) (((x)&0x03)<<0) 1064 1065/* Bit definitions and macros for MCF_GPIO_DSCR_FEC */ 1066#define MCF_GPIO_DSCR_FEC_FEC_DSE(x) (((x)&0x03)<<0) 1067 1068/* Bit definitions and macros for MCF_GPIO_DSCR_UART */ 1069#define MCF_GPIO_DSCR_UART_UART0_DSE(x) (((x)&0x03)<<0) 1070#define MCF_GPIO_DSCR_UART_UART1_DSE(x) (((x)&0x03)<<2) 1071 1072/* Bit definitions and macros for MCF_GPIO_DSCR_QSPI */ 1073#define MCF_GPIO_DSCR_QSPI_QSPI_DSE(x) (((x)&0x03)<<0) 1074 1075/* Bit definitions and macros for MCF_GPIO_DSCR_TIMER */ 1076#define MCF_GPIO_DSCR_TIMER_TIMER_DSE(x) (((x)&0x03)<<0) 1077 1078/* Bit definitions and macros for MCF_GPIO_DSCR_SSI */ 1079#define MCF_GPIO_DSCR_SSI_SSI_DSE(x) (((x)&0x03)<<0) 1080 1081/* Bit definitions and macros for MCF_GPIO_DSCR_LCD */ 1082#define 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