Searched refs:DPIO_PHY0 (Results 1 - 11 of 11) sorted by relevance

/openbsd-current/sys/dev/pci/drm/i915/
H A Dintel_gvt_mmio_table.c1123 MMIO_D(BXT_PHY_CTL_FAMILY(DPIO_PHY0));
1131 MMIO_D(BXT_PORT_CL1CM_DW0(DPIO_PHY0));
1132 MMIO_D(BXT_PORT_CL1CM_DW9(DPIO_PHY0));
1133 MMIO_D(BXT_PORT_CL1CM_DW10(DPIO_PHY0));
1134 MMIO_D(BXT_PORT_CL1CM_DW28(DPIO_PHY0));
1135 MMIO_D(BXT_PORT_CL1CM_DW30(DPIO_PHY0));
1136 MMIO_D(BXT_PORT_CL2CM_DW6(DPIO_PHY0));
1137 MMIO_D(BXT_PORT_REF_DW3(DPIO_PHY0));
1138 MMIO_D(BXT_PORT_REF_DW6(DPIO_PHY0));
1139 MMIO_D(BXT_PORT_REF_DW8(DPIO_PHY0));
[all...]
H A Dvlv_sideband.c227 return phy == DPIO_PHY0 ? IOSF_PORT_DPIO_2 : IOSF_PORT_DPIO;
H A Di915_reg.h1469 #define PHY_POWERGOOD(phy) (((phy) == DPIO_PHY0) ? (1 << 31) : (1 << 30))
/openbsd-current/sys/dev/pci/drm/i915/display/
H A Dintel_display_power_well.c1324 if (!dev_priv->display.power.chv_phy_assert[DPIO_PHY0])
1325 phy_status_mask &= ~(PHY_STATUS_CMN_LDO(DPIO_PHY0, DPIO_CH0) |
1326 PHY_STATUS_SPLINE_LDO(DPIO_PHY0, DPIO_CH0, 0) |
1327 PHY_STATUS_SPLINE_LDO(DPIO_PHY0, DPIO_CH0, 1) |
1328 PHY_STATUS_CMN_LDO(DPIO_PHY0, DPIO_CH1) |
1329 PHY_STATUS_SPLINE_LDO(DPIO_PHY0, DPIO_CH1, 0) |
1330 PHY_STATUS_SPLINE_LDO(DPIO_PHY0, DPIO_CH1, 1));
1338 phy_status |= PHY_POWERGOOD(DPIO_PHY0);
1341 if ((phy_control & PHY_CH_POWER_DOWN_OVRD_EN(DPIO_PHY0, DPIO_CH0)) == 0)
1342 phy_control |= PHY_CH_POWER_DOWN_OVRD(0xf, DPIO_PHY0, DPIO_CH
[all...]
H A Dintel_dpio_phy.h24 DPIO_PHY0, enumerator in enum:dpio_phy
H A Dintel_dpio_phy.c165 [DPIO_PHY0] = {
187 [DPIO_PHY0] = {
268 *phy = DPIO_PHY0;
663 return DPIO_PHY0;
843 !chv_phy_powergate_ch(dev_priv, DPIO_PHY0, DPIO_CH1, true);
991 chv_phy_powergate_ch(dev_priv, DPIO_PHY0, DPIO_CH1, false);
H A Dintel_display_power.c1767 PHY_LDO_SEQ_DELAY(PHY_LDO_DELAY_600NS, DPIO_PHY0) |
1769 PHY_CH_POWER_MODE(PHY_CH_DEEP_PSR, DPIO_PHY0, DPIO_CH0) |
1770 PHY_CH_POWER_MODE(PHY_CH_DEEP_PSR, DPIO_PHY0, DPIO_CH1) |
1789 PHY_CH_POWER_DOWN_OVRD_EN(DPIO_PHY0, DPIO_CH0);
1792 PHY_CH_POWER_DOWN_OVRD(mask, DPIO_PHY0, DPIO_CH0);
1799 PHY_CH_POWER_DOWN_OVRD_EN(DPIO_PHY0, DPIO_CH1);
1802 PHY_CH_POWER_DOWN_OVRD(mask, DPIO_PHY0, DPIO_CH1);
1804 dev_priv->display.power.chv_phy_control |= PHY_COM_LANE_RESET_DEASSERT(DPIO_PHY0);
1806 dev_priv->display.power.chv_phy_assert[DPIO_PHY0] = false;
1808 dev_priv->display.power.chv_phy_assert[DPIO_PHY0]
[all...]
H A Dintel_display_power_map.c483 .bxt.phy = DPIO_PHY0,
587 .bxt.phy = DPIO_PHY0,
/openbsd-current/sys/dev/pci/drm/i915/gvt/
H A Dmmio.c264 vgpu_vreg_t(vgpu, BXT_PORT_CL1CM_DW0(DPIO_PHY0)) &=
268 vgpu_vreg_t(vgpu, BXT_PHY_CTL_FAMILY(DPIO_PHY0)) &=
H A Ddisplay.c235 vgpu_vreg_t(vgpu, BXT_PORT_CL1CM_DW0(DPIO_PHY0)) &=
239 vgpu_vreg_t(vgpu, BXT_PHY_CTL_FAMILY(DPIO_PHY0)) &= ~BIT(30);
298 vgpu_vreg_t(vgpu, BXT_PORT_CL1CM_DW0(DPIO_PHY0)) |=
300 vgpu_vreg_t(vgpu, BXT_PHY_CTL_FAMILY(DPIO_PHY0)) |=
328 vgpu_vreg_t(vgpu, BXT_PORT_CL1CM_DW0(DPIO_PHY0)) |=
330 vgpu_vreg_t(vgpu, BXT_PHY_CTL_FAMILY(DPIO_PHY0)) |=
H A Dhandlers.c539 enum dpio_phy phy = DPIO_PHY0;
551 phy = DPIO_PHY0;
555 phy = DPIO_PHY0;
1879 vgpu_vreg_t(vgpu, BXT_PORT_CL1CM_DW0(DPIO_PHY0)) &=
1881 vgpu_vreg_t(vgpu, BXT_PORT_CL1CM_DW0(DPIO_PHY0)) |=
2754 MMIO_DH(BXT_PHY_CTL_FAMILY(DPIO_PHY0), D_BXT,
2765 MMIO_DH(BXT_PORT_PCS_DW12_GRP(DPIO_PHY0, DPIO_CH0), D_BXT,
2767 MMIO_DH(BXT_PORT_TX_DW3_LN0(DPIO_PHY0, DPIO_CH0), D_BXT,
2769 MMIO_DH(BXT_PORT_PCS_DW12_GRP(DPIO_PHY0, DPIO_CH1), D_BXT,
2771 MMIO_DH(BXT_PORT_TX_DW3_LN0(DPIO_PHY0, DPIO_CH
[all...]

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