Lines Matching refs:common_reg
235 &channel->common_reg->set_msix_mask_vect[msix_id%4]);
253 &channel->common_reg->clear_msix_mask_vect[msix_id%4]);
308 writeq(val64, &hldev->common_reg->tim_int_status0);
310 writeq(~val64, &hldev->common_reg->tim_int_mask0);
318 &hldev->common_reg->tim_int_status1);
321 &hldev->common_reg->tim_int_mask1);
325 val64 = readq(&hldev->common_reg->titan_general_int_status);
347 writeq(VXGE_HW_INTR_MASK_ALL, &hldev->common_reg->tim_int_mask0);
349 &hldev->common_reg->tim_int_mask1);
377 &hldev->common_reg->titan_mask_all_int);
396 &hldev->common_reg->titan_mask_all_int);
411 val32 = readl(&hldev->common_reg->titan_general_int_status);
442 val64 = readq(&hldev->common_reg->titan_general_int_status);
453 adapter_status = readq(&hldev->common_reg->adapter_status);
628 &hldev->common_reg->tim_int_status0);
636 &hldev->common_reg->tim_int_status1);
2264 &hldev->common_reg->set_msix_mask_vect[msix_id % 4]);
2287 &hldev->common_reg->
2292 &hldev->common_reg->
2315 &hldev->common_reg->clear_msix_mask_vect[msix_id%4]);
2331 &vp->vpath->hldev->common_reg->set_msix_mask_all_vect);
2352 val64 = readq(&hldev->common_reg->tim_int_mask0);
2358 &hldev->common_reg->tim_int_mask0);
2361 val64 = readl(&hldev->common_reg->tim_int_mask1);
2368 &hldev->common_reg->tim_int_mask1);
2390 val64 = readq(&hldev->common_reg->tim_int_mask0);
2396 &hldev->common_reg->tim_int_mask0);
2404 &hldev->common_reg->tim_int_mask1);
2456 readl(&ring->common_reg->titan_general_int_status);