Lines Matching refs:port_mmio
629 static int mv_stop_edma_engine(void __iomem *port_mmio);
935 void __iomem *port_mmio = mv_ap_base(ap);
938 pp->cached.fiscfg = readl(port_mmio + FISCFG);
939 pp->cached.ltmode = readl(port_mmio + LTMODE);
940 pp->cached.haltcond = readl(port_mmio + EDMA_HALTCOND);
941 pp->cached.unknown_rsvd = readl(port_mmio + EDMA_UNKNOWN_RSVD);
970 static void mv_set_edma_ptrs(void __iomem *port_mmio,
983 writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI);
985 port_mmio + EDMA_REQ_Q_IN_PTR);
986 writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR);
995 writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI);
996 writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR);
998 port_mmio + EDMA_RSP_Q_OUT_PTR);
1046 void __iomem *port_mmio,
1056 writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
1064 writelfl(0, port_mmio + FIS_IRQ_CAUSE);
1142 static void mv_start_edma(struct ata_port *ap, void __iomem *port_mmio,
1157 mv_set_edma_ptrs(port_mmio, hpriv, pp);
1158 mv_clear_and_enable_port_irqs(ap, port_mmio, DONE_IRQ|ERR_IRQ);
1160 writelfl(EDMA_EN, port_mmio + EDMA_CMD);
1167 void __iomem *port_mmio = mv_ap_base(ap);
1180 u32 edma_stat = readl(port_mmio + EDMA_STATUS);
1190 * @port_mmio: io base address
1195 static int mv_stop_edma_engine(void __iomem *port_mmio)
1200 writelfl(EDMA_DS, port_mmio + EDMA_CMD);
1204 u32 reg = readl(port_mmio + EDMA_CMD);
1214 void __iomem *port_mmio = mv_ap_base(ap);
1222 if (mv_stop_edma_engine(port_mmio)) {
1429 void __iomem *port_mmio;
1449 port_mmio = mv_ap_base(ap);
1450 mv_write_cached_reg(port_mmio + FISCFG, old_fiscfg, fiscfg);
1451 mv_write_cached_reg(port_mmio + LTMODE, old_ltmode, ltmode);
1452 mv_write_cached_reg(port_mmio + EDMA_HALTCOND, old_haltcond, haltcond);
1553 void __iomem *port_mmio = mv_ap_base(ap);
1609 writelfl(cfg, port_mmio + EDMA_CFG);
1833 void __iomem *port_mmio = mv_ap_base(ap);
1839 writel(0, port_mmio + BMDMA_CMD);
1843 port_mmio + BMDMA_PRD_HIGH);
1845 port_mmio + BMDMA_PRD_LOW);
1861 void __iomem *port_mmio = mv_ap_base(ap);
1866 writelfl(cmd, port_mmio + BMDMA_CMD);
1880 void __iomem *port_mmio = mv_ap_base(ap);
1884 cmd = readl(port_mmio + BMDMA_CMD);
1887 writelfl(cmd, port_mmio + BMDMA_CMD);
1910 void __iomem *port_mmio = mv_ap_base(ap);
1917 reg = readl(port_mmio + BMDMA_STATUS);
2155 void __iomem *port_mmio = mv_ap_base(ap);
2160 old_ifctl = readl(port_mmio + SATA_IFCTL);
2162 writelfl(ifctl, port_mmio + SATA_IFCTL);
2166 writel(fis[i], port_mmio + VENDOR_UNIQUE_FIS);
2169 writelfl(ifctl | 0x200, port_mmio + SATA_IFCTL);
2170 writelfl(fis[final_word], port_mmio + VENDOR_UNIQUE_FIS);
2177 ifstat = readl(port_mmio + SATA_IFSTAT);
2181 writelfl(old_ifctl, port_mmio + SATA_IFCTL);
2263 void __iomem *port_mmio = mv_ap_base(ap);
2279 mv_start_edma(ap, port_mmio, pp, qc->tf.protocol);
2285 port_mmio + EDMA_REQ_Q_IN_PTR);
2379 void __iomem *port_mmio = mv_ap_base(ap);
2381 return readl(port_mmio + SATA_TESTCTL) >> 16;
2411 void __iomem *port_mmio = mv_ap_base(ap);
2414 in_ptr = (readl(port_mmio + EDMA_REQ_Q_IN_PTR)
2416 out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR)
2558 void __iomem *port_mmio = mv_ap_base(ap);
2576 edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE);
2578 fis_cause = readl(port_mmio + FIS_IRQ_CAUSE);
2579 writelfl(~fis_cause, port_mmio + FIS_IRQ_CAUSE);
2581 writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE);
2727 void __iomem *port_mmio = mv_ap_base(ap);
2734 in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR)
2759 port_mmio + EDMA_RSP_Q_OUT_PTR);
3078 #define ZERO(reg) writel(0, port_mmio + (reg))
3082 void __iomem *port_mmio = mv_port_base(mmio, port);
3087 writel(0x11f, port_mmio + EDMA_CFG);
3098 writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
3240 void __iomem *port_mmio;
3250 port_mmio = mv_port_base(mmio, idx);
3251 tmp = readl(port_mmio + PHY_MODE2);
3265 void __iomem *port_mmio = mv_port_base(mmio, port);
3275 m2 = readl(port_mmio + PHY_MODE2);
3278 writel(m2, port_mmio + PHY_MODE2);
3282 m2 = readl(port_mmio + PHY_MODE2);
3284 writel(m2, port_mmio + PHY_MODE2);
3293 m3 = readl(port_mmio + PHY_MODE3);
3301 u32 m4 = readl(port_mmio + PHY_MODE4);
3306 writel(m4, port_mmio + PHY_MODE4);
3308 writel(m3, port_mmio + PHY_MODE3);
3311 m2 = readl(port_mmio + PHY_MODE2);
3324 writel(m2, port_mmio + PHY_MODE2);
3338 void __iomem *port_mmio;
3341 port_mmio = mv_port_base(mmio, idx);
3342 tmp = readl(port_mmio + PHY_MODE2);
3349 #define ZERO(reg) writel(0, port_mmio + (reg))
3353 void __iomem *port_mmio = mv_port_base(mmio, port);
3358 writel(0x101f, port_mmio + EDMA_CFG);
3369 writel(0x800, port_mmio + EDMA_IORDY_TMOUT);
3415 void __iomem *port_mmio = mv_port_base(mmio, port);
3418 reg = readl(port_mmio + PHY_MODE3);
3423 writel(reg, port_mmio + PHY_MODE3);
3425 reg = readl(port_mmio + PHY_MODE4);
3428 writel(reg, port_mmio + PHY_MODE4);
3430 reg = readl(port_mmio + PHY_MODE9_GEN2);
3434 writel(reg, port_mmio + PHY_MODE9_GEN2);
3436 reg = readl(port_mmio + PHY_MODE9_GEN1);
3440 writel(reg, port_mmio + PHY_MODE9_GEN1);
3459 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
3461 u32 ifcfg = readl(port_mmio + SATA_IFCFG);
3466 writelfl(ifcfg, port_mmio + SATA_IFCFG);
3472 void __iomem *port_mmio = mv_port_base(mmio, port_no);
3479 mv_stop_edma_engine(port_mmio);
3480 writelfl(EDMA_RESET, port_mmio + EDMA_CMD);
3484 mv_setup_ifcfg(port_mmio, 1);
3491 writelfl(EDMA_RESET, port_mmio + EDMA_CMD);
3493 writelfl(0, port_mmio + EDMA_CMD);
3504 void __iomem *port_mmio = mv_ap_base(ap);
3505 u32 reg = readl(port_mmio + SATA_IFCTL);
3510 writelfl(reg, port_mmio + SATA_IFCTL);
3580 void __iomem *port_mmio = mv_ap_base(ap);
3584 writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
3596 * @port_mmio: base address of the port
3605 static void mv_port_init(struct ata_ioports *port, void __iomem *port_mmio)
3607 void __iomem *serr, *shd_base = port_mmio + SHD_BLK;
3625 serr = port_mmio + mv_scr_offset(SCR_ERROR);
3627 writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
3630 writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK);
3633 readl(port_mmio + EDMA_CFG),
3634 readl(port_mmio + EDMA_ERR_IRQ_CAUSE),
3635 readl(port_mmio + EDMA_ERR_IRQ_MASK));
3872 void __iomem *port_mmio = mv_port_base(mmio, port);
3874 mv_port_init(&ap->ioaddr, port_mmio);
4261 void __iomem *port_mmio = mv_port_base(hpriv->base, port);
4262 unsigned int offset = port_mmio - hpriv->base;