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135 * the readw/writew macros. Or they could use the regptr() macro
161 #define regptr(addr) (KSEG1ADDR(addr))
163 #define regptr(addr) ((volatile u32 *const)(KSEG1ADDR(addr)))
173 #define DEV_ID_REG regptr(MSP_SLP_BASE + 0x00)
175 #define FWR_ID_REG regptr(MSP_SLP_BASE + 0x04)
177 #define SYS_ID_REG0 regptr(MSP_SLP_BASE + 0x08)
179 #define SYS_ID_REG1 regptr(MSP_SLP_BASE + 0x0C)
183 #define RST_STS_REG regptr(MSP_SLP_BASE + 0x10)
185 #define RST_SET_REG regptr(MSP_SLP_BASE + 0x14)
187 #define RST_CLR_REG regptr(MSP_SLP_BASE + 0x18)
191 #define PCI_SLP_REG regptr(MSP_SLP_BASE + 0x1C)
193 #define URT_SLP_REG regptr(MSP_SLP_BASE + 0x20)
197 #define PLL1_SLP_REG regptr(MSP_SLP_BASE + 0x2C)
199 #define PLL0_SLP_REG regptr(MSP_SLP_BASE + 0x30)
201 #define MIPS_SLP_REG regptr(MSP_SLP_BASE + 0x34)
203 #define VE_SLP_REG regptr(MSP_SLP_BASE + 0x38)
206 #define MSB_SLP_REG regptr(MSP_SLP_BASE + 0x40)
208 #define SMAC_SLP_REG regptr(MSP_SLP_BASE + 0x44)
210 #define PERF_SLP_REG regptr(MSP_SLP_BASE + 0x48)
214 #define SLP_INT_STS_REG regptr(MSP_SLP_BASE + 0x70)
216 #define SLP_INT_MSK_REG regptr(MSP_SLP_BASE + 0x74)
218 #define SE_MBOX_REG regptr(MSP_SLP_BASE + 0x78)
220 #define VE_MBOX_REG regptr(MSP_SLP_BASE + 0x7C)
224 #define CS0_CNFG_REG regptr(MSP_SLP_BASE + 0x80)
226 #define CS0_ADDR_REG regptr(MSP_SLP_BASE + 0x84)
228 #define CS0_MASK_REG regptr(MSP_SLP_BASE + 0x88)
230 #define CS0_ACCESS_REG regptr(MSP_SLP_BASE + 0x8C)
233 #define CS1_CNFG_REG regptr(MSP_SLP_BASE + 0x90)
235 #define CS1_ADDR_REG regptr(MSP_SLP_BASE + 0x94)
237 #define CS1_MASK_REG regptr(MSP_SLP_BASE + 0x98)
239 #define CS1_ACCESS_REG regptr(MSP_SLP_BASE + 0x9C)
242 #define CS2_CNFG_REG regptr(MSP_SLP_BASE + 0xA0)
244 #define CS2_ADDR_REG regptr(MSP_SLP_BASE + 0xA4)
246 #define CS2_MASK_REG regptr(MSP_SLP_BASE + 0xA8)
248 #define CS2_ACCESS_REG regptr(MSP_SLP_BASE + 0xAC)
251 #define CS3_CNFG_REG regptr(MSP_SLP_BASE + 0xB0)
253 #define CS3_ADDR_REG regptr(MSP_SLP_BASE + 0xB4)
255 #define CS3_MASK_REG regptr(MSP_SLP_BASE + 0xB8)
257 #define CS3_ACCESS_REG regptr(MSP_SLP_BASE + 0xBC)
260 #define CS4_CNFG_REG regptr(MSP_SLP_BASE + 0xC0)
262 #define CS4_ADDR_REG regptr(MSP_SLP_BASE + 0xC4)
264 #define CS4_MASK_REG regptr(MSP_SLP_BASE + 0xC8)
266 #define CS4_ACCESS_REG regptr(MSP_SLP_BASE + 0xCC)
269 #define CS5_CNFG_REG regptr(MSP_SLP_BASE + 0xD0)
271 #define CS5_ADDR_REG regptr(MSP_SLP_BASE + 0xD4)
273 #define CS5_MASK_REG regptr(MSP_SLP_BASE + 0xD8)
275 #define CS5_ACCESS_REG regptr(MSP_SLP_BASE + 0xDC)
279 #define ELB_1PC_EN_REG regptr(MSP_SLP_BASE + 0xEC)
283 #define ELB_CLK_CFG_REG regptr(MSP_SLP_BASE + 0xFC)
287 #define UART0_STATUS_REG regptr(MSP_UART0_BASE + 0x0c0)
289 #define UART1_STATUS_REG regptr(MSP_UART1_BASE + 0x170)
293 #define PERF_MON_CTRL_REG regptr(MSP_SLP_BASE + 0x140)
295 #define PERF_MON_CLR_REG regptr(MSP_SLP_BASE + 0x144)
297 #define PERF_MON_CNTH_REG regptr(MSP_SLP_BASE + 0x148)
299 #define PERF_MON_CNTL_REG regptr(MSP_SLP_BASE + 0x14C)
303 #define SYS_CTRL_REG regptr(MSP_SLP_BASE + 0x150)
305 #define SYS_ERR1_REG regptr(MSP_SLP_BASE + 0x154)
307 #define SYS_ERR2_REG regptr(MSP_SLP_BASE + 0x158)
309 #define SYS_INT_CFG_REG regptr(MSP_SLP_BASE + 0x15C)
313 #define VE_MEM_REG regptr(MSP_SLP_BASE + 0x17C)
317 #define CPU_ERR1_REG regptr(MSP_SLP_BASE + 0x180)
319 #define CPU_ERR2_REG regptr(MSP_SLP_BASE + 0x184)
322 #define EXTENDED_GPIO_REG regptr(MSP_SLP_BASE + 0x188)
326 #define SLP_ERR_STS_REG regptr(MSP_SLP_BASE + 0x190)
328 #define SLP_ERR_MSK_REG regptr(MSP_SLP_BASE + 0x194)
330 #define SLP_ELB_ERST_REG regptr(MSP_SLP_BASE + 0x198)
332 #define SLP_BOOT_STS_REG regptr(MSP_SLP_BASE + 0x19C)
336 #define CS0_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1A0)
338 #define CS1_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1A4)
340 #define CS2_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1A8)
342 #define CS3_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1AC)
345 #define CS5_EXT_ADDR_REG regptr(MSP_SLP_BASE + 0x1B4)
349 #define PLL_LOCK_REG regptr(MSP_SLP_BASE + 0x200)
351 #define PLL_ARST_REG regptr(MSP_SLP_BASE + 0x204)
353 #define PLL0_ADJ_REG regptr(MSP_SLP_BASE + 0x208)
355 #define PLL1_ADJ_REG regptr(MSP_SLP_BASE + 0x20C)
365 #define PER_CTRL_REG regptr(MSP_PER_BASE + 0x50)
367 #define PER_STS_REG regptr(MSP_PER_BASE + 0x54)
371 #define SMPI_TX_SZ_REG regptr(MSP_PER_BASE + 0x58)
373 #define SMPI_RX_SZ_REG regptr(MSP_PER_BASE + 0x5C)
375 #define SMPI_CTL_REG regptr(MSP_PER_BASE + 0x60)
377 #define SMPI_MS_REG regptr(MSP_PER_BASE + 0x64)
379 #define SMPI_CORE_DATA_REG regptr(MSP_PER_BASE + 0xC0)
381 #define SMPI_CORE_CTRL_REG regptr(MSP_PER_BASE + 0xC4)
383 #define SMPI_CORE_STAT_REG regptr(MSP_PER_BASE + 0xC8)
385 #define SMPI_CORE_SSEL_REG regptr(MSP_PER_BASE + 0xCC)
387 #define SMPI_FIFO_REG regptr(MSP_PER_BASE + 0xD0)
391 #define PER_ERR_STS_REG regptr(MSP_PER_BASE + 0x70)
393 #define PER_ERR_MSK_REG regptr(MSP_PER_BASE + 0x74)
395 #define PER_HDR1_REG regptr(MSP_PER_BASE + 0x78)
397 #define PER_HDR2_REG regptr(MSP_PER_BASE + 0x7C)
401 #define PER_INT_STS_REG regptr(MSP_PER_BASE + 0x80)
403 #define PER_INT_MSK_REG regptr(MSP_PER_BASE + 0x84)
405 #define GPIO_INT_STS_REG regptr(MSP_PER_BASE + 0x88)
407 #define GPIO_INT_MSK_REG regptr(MSP_PER_BASE + 0x8C)
411 #define POLO_GPIO_DAT1_REG regptr(MSP_PER_BASE + 0x0E0)
413 #define POLO_GPIO_CFG1_REG regptr(MSP_PER_BASE + 0x0E4)
415 #define POLO_GPIO_CFG2_REG regptr(MSP_PER_BASE + 0x0E8)
417 #define POLO_GPIO_OD1_REG regptr(MSP_PER_BASE + 0x0EC)
419 #define POLO_GPIO_CFG3_REG regptr(MSP_PER_BASE + 0x170)
421 #define POLO_GPIO_DAT2_REG regptr(MSP_PER_BASE + 0x174)
423 #define POLO_GPIO_DAT3_REG regptr(MSP_PER_BASE + 0x178)
425 #define POLO_GPIO_DAT4_REG regptr(MSP_PER_BASE + 0x17C)
427 #define POLO_GPIO_DAT5_REG regptr(MSP_PER_BASE + 0x180)
429 #define POLO_GPIO_DAT6_REG regptr(MSP_PER_BASE + 0x184)
431 #define POLO_GPIO_DAT7_REG regptr(MSP_PER_BASE + 0x188)
433 #define POLO_GPIO_CFG4_REG regptr(MSP_PER_BASE + 0x18C)
435 #define POLO_GPIO_CFG5_REG regptr(MSP_PER_BASE + 0x190)
437 #define POLO_GPIO_CFG6_REG regptr(MSP_PER_BASE + 0x194)
439 #define POLO_GPIO_CFG7_REG regptr(MSP_PER_BASE + 0x198)
441 #define POLO_GPIO_OD2_REG regptr(MSP_PER_BASE + 0x19C)
445 #define GPIO_DATA1_REG regptr(MSP_PER_BASE + 0x170)
447 #define GPIO_DATA2_REG regptr(MSP_PER_BASE + 0x174)
449 #define GPIO_DATA3_REG regptr(MSP_PER_BASE + 0x178)
451 #define GPIO_DATA4_REG regptr(MSP_PER_BASE + 0x17C)
453 #define GPIO_CFG1_REG regptr(MSP_PER_BASE + 0x180)
455 #define GPIO_CFG2_REG regptr(MSP_PER_BASE + 0x184)
457 #define GPIO_CFG3_REG regptr(MSP_PER_BASE + 0x188)
459 #define GPIO_CFG4_REG regptr(MSP_PER_BASE + 0x18C)
461 #define GPIO_OD_REG regptr(MSP_PER_BASE + 0x190)
469 #define PCI_FLUSH_REG regptr(MSP_CPUIF_BASE + 0x00)
471 #define OCP_ERR1_REG regptr(MSP_CPUIF_BASE + 0x04)
473 #define OCP_ERR2_REG regptr(MSP_CPUIF_BASE + 0x08)
475 #define OCP_STS_REG regptr(MSP_CPUIF_BASE + 0x0C)
477 #define CPUIF_PM_REG regptr(MSP_CPUIF_BASE + 0x10)
479 #define CPUIF_CFG_REG regptr(MSP_CPUIF_BASE + 0x10)
485 #define CIC_EXT_CFG_REG regptr(MSP_CIC_BASE + 0x00)
487 #define CIC_STS_REG regptr(MSP_CIC_BASE + 0x04)
489 #define CIC_VPE0_MSK_REG regptr(MSP_CIC_BASE + 0x08)
491 #define CIC_VPE1_MSK_REG regptr(MSP_CIC_BASE + 0x0C)
493 #define CIC_TC0_MSK_REG regptr(MSP_CIC_BASE + 0x10)
495 #define CIC_TC1_MSK_REG regptr(MSP_CIC_BASE + 0x14)
497 #define CIC_TC2_MSK_REG regptr(MSP_CIC_BASE + 0x18)
499 #define CIC_TC3_MSK_REG regptr(MSP_CIC_BASE + 0x18)
501 #define CIC_TC4_MSK_REG regptr(MSP_CIC_BASE + 0x18)
503 #define CIC_PCIMSI_STS_REG regptr(MSP_CIC_BASE + 0x18)
504 #define CIC_PCIMSI_MSK_REG regptr(MSP_CIC_BASE + 0x18)
505 #define CIC_PCIFLSH_REG regptr(MSP_CIC_BASE + 0x18)
506 #define CIC_VPE0_SWINT_REG regptr(MSP_CIC_BASE + 0x08)
514 #define MEM_CFG1_REG regptr(MSP_MEM_CFG_BASE + 0x00)
515 #define MEM_SS_ADDR regptr(MSP_MEM_CFG_BASE + 0x00)
516 #define MEM_SS_DATA regptr(MSP_MEM_CFG_BASE + 0x04)
517 #define MEM_SS_WRITE regptr(MSP_MEM_CFG_BASE + 0x08)
524 #define PCI_BASE_REG regptr(MSP_PCI_BASE + 0x00)
525 #define PCI_CONFIG_SPACE_REG regptr(MSP_PCI_BASE + 0x800)
526 #define PCI_JTAG_DEVID_REG regptr(MSP_SLP_BASE + 0x13c)