amd/amdgpu/amdgpu_atom.c

186 	struct atom_context *gctx = ctx->ctx;
195 		idx += gctx->reg_block;
196 		switch (gctx->io_mode) {
198 			val = gctx->card->reg_read(gctx->card, idx);
207 			if (!(gctx->io_mode & 0x80)) {
211 			if (!gctx->iio[gctx->io_mode & 0x7F]) {
213 					gctx->io_mode & 0x7F);
217 			    atom_iio_execute(gctx,
218 					     gctx->iio[gctx->io_mode & 0x7F],
238 			val = gctx->divmul[0];
241 			val = gctx->divmul[1];
244 			val = gctx->data_block;
247 			val = gctx->shift;
250 			val = 1 << gctx->shift;
253 			val = ~(1 << gctx->shift);
256 			val = gctx->fb_base;
259 			val = gctx->io_attr;
262 			val = gctx->reg_block;
272 			if (gctx->data_block)
273 				DEBUG("ID[0x%04X+%04X]", idx, gctx->data_block);
277 		val = U32(idx + gctx->data_block);
282 		if ((gctx->fb_base + (idx * 4)) > gctx->scratch_size_bytes) {
284 				  gctx->fb_base + (idx * 4), gctx->scratch_size_bytes);
287 			val = gctx->scratch[(gctx->fb_base / 4) + idx];
323 		val = gctx->card->pll_read(gctx->card, idx);
330 		val = gctx->card->mc_read(gctx->card, idx);
456 	struct atom_context *gctx = ctx->ctx;
467 		idx += gctx->reg_block;
468 		switch (gctx->io_mode) {
471 				gctx->card->reg_write(gctx->card, idx,
474 				gctx->card->reg_write(gctx->card, idx, val);
483 			if (!(gctx->io_mode & 0x80)) {
487 			if (!gctx->iio[gctx->io_mode & 0xFF]) {
489 					gctx->io_mode & 0x7F);
492 			atom_iio_execute(gctx, gctx->iio[gctx->io_mode & 0xFF],
508 			gctx->divmul[0] = val;
511 			gctx->divmul[1] = val;
514 			gctx->data_block = val;
517 			gctx->shift = val;
523 			gctx->fb_base = val;
526 			gctx->io_attr = val;
529 			gctx->reg_block = val;
538 		if ((gctx->fb_base + (idx * 4)) > gctx->scratch_size_bytes) {
540 				  gctx->fb_base + (idx * 4), gctx->scratch_size_bytes);
542 			gctx->scratch[(gctx->fb_base / 4) + idx] = val;
549 		gctx->card->pll_write(gctx->card, idx, val);
555 		gctx->card->mc_write(gctx->card, idx, val);