Lines Matching refs:via_reg

71 #define PM_SR()			via_reg(VIA1, vSR)
72 #define PM_VIA_INTR_ENABLE() via_reg(VIA1, vIER) = 0x90
73 #define PM_VIA_INTR_DISABLE() via_reg(VIA1, vIER) = 0x10
74 #define PM_VIA_CLR_INTR() via_reg(VIA1, vIFR) = 0x90
75 #define PM_SET_STATE_ACKON() via_reg(VIA2, vBufB) |= 0x04
76 #define PM_SET_STATE_ACKOFF() via_reg(VIA2, vBufB) &= ~0x04
77 #define PM_IS_ON (0x02 == (via_reg(VIA2, vBufB) & 0x02))
78 #define PM_IS_OFF (0x00 == (via_reg(VIA2, vBufB) & 0x02))
339 via_reg(VIA2, vDirA) = 0x00;
347 *data = via_reg(VIA2, 0x200);
358 via_reg(VIA2, vDirA) = 0x00;
373 via_reg(VIA2, vDirA) = 0xff;
374 via_reg(VIA2, 0x200) = data;
392 via_reg(VIA2, vDirA) = 0x00;
414 via1_vIER = via_reg(VIA1, vIER);
417 via1_vDirA = via_reg(VIA1, vDirA);
422 via_reg(VIA2, vDirA) = 0x00;
426 via_reg(VIA2, vDirA) = 0x00;
428 via_reg(VIA1, vDirA) = via1_vDirA;
429 via_reg(VIA1, vIER) = via1_vIER;
443 via_reg(VIA2, vDirA) = 0x00;
444 while ((via_reg(VIA2, 0x200) == 0x7f) && (xdelay >= 0))
448 via_reg(VIA2, vDirA) = 0x00;
450 via_reg(VIA1, vIER) = via1_vIER;
458 via1_vDirA = via_reg(VIA1, vDirA);
459 via_reg(VIA1, vDirA) &= 0x7f;
465 via_reg(VIA1, vDirA) = via1_vDirA;
471 via_reg(VIA2, vDirA) = 0x00;
473 via_reg(VIA1, vDirA) = via1_vDirA;
474 via_reg(VIA1, vIER) = via1_vIER;
526 via_reg(VIA2, vDirA) = 0x00;
529 via_reg(VIA1, vDirA) = via1_vDirA;
530 via_reg(VIA1, vIER) = via1_vIER;
609 via_reg(VIA1, vACR) |= 0x0c;
610 via_reg(VIA1, vACR) &= ~0x10;
629 via_reg(VIA1, vACR) |= 0x1c;
644 via_reg(VIA1, vACR) |= 0x1c;
659 via_reg(VIA1, vACR) |= 0x1c;
686 via1_vIER &= via_reg(VIA1, vIER);
687 via_reg(VIA1, vIER) = via1_vIER;
703 via_reg(VIA2, vDirA) = 0x00;
704 while ((via_reg(VIA2, 0x200) == 0x07) &&
793 via_reg(VIA1, vIER) = via1_vIER;
978 via_reg(VIA1, vIER) = 0x10;
1051 if ((via_reg(VIA1, vIFR) & 0x10) == 0x10)