Lines Matching refs:empty
91 if (!Namespace.empty())
102 if (!Namespace.empty())
106 if (!RegisterClasses.empty()) {
113 if (!Namespace.empty())
122 if (!Namespace.empty())
131 if (!Namespace.empty())
138 if (!Namespace.empty())
143 if (!SubRegIndices.empty()) {
147 if (!Namespace.empty())
153 if (!Namespace.empty())
174 if (Regs.empty())
508 assert(V.empty() && "Clear DiffVec before diffEncode.");
521 assert(V.empty() && "Clear DiffVec before diffEncode.");
768 assert(!Roots.empty() && "All regunits must have a root register.");
902 if (!RegBank.getSubRegIndices().empty()) {
919 if (!RegisterClasses.empty()) {
998 if (!RegisterClasses.empty()) {
1060 if (Supers.empty())
1073 if (!RC.AltOrderSelect.empty()) {
1081 if (!Elems.empty()) {
1093 if (RC.getOrder(oi).empty())
1116 if (RC.getSuperClasses().empty())
1120 if (RC.AltOrderSelect.empty())
1156 if (!SubRegIndices.empty())
1160 if (!SubRegIndices.empty()) {