scsi/hisi_sas/hisi_sas_v3_hw.c

877 	u32 reg_val = hisi_sas_read32(hisi_hba, ENT_INT_SRC3);
883 	if (ENT_INT_SRC3_ITC_INT_MSK & reg_val)
888 	reg_val = ITCT_CLR_EN_MSK | (dev_id & ITCT_DEV_MSK);
889 	hisi_sas_write32(hisi_hba, ITCT_CLR, reg_val);
2161 			u32 reg_val;
2163 			reg_val = hisi_sas_read32(hisi_hba,
2166 			reg_val |= AM_CTRL_SHUTDOWN_REQ_MSK;
2168 					 AM_CTRL_GLOBAL, reg_val);
2175 		u32 reg_val = hisi_sas_read32(hisi_hba, ITCT_CLR);
2176 		u32 dev_id = reg_val & ITCT_DEV_MSK;
2691 	u32 status, reg_val;
2701 	reg_val = hisi_sas_read32(hisi_hba, AXI_MASTER_CFG_BASE +
2703 	reg_val |= AM_CTRL_SHUTDOWN_REQ_MSK;
2705 			 AM_CTRL_GLOBAL, reg_val);
3175 	u32 reg_val;
3188 	reg_val = hisi_sas_phy_read32(hisi_hba, phy_no, SERDES_CFG);
3189 	reg_val |= CFG_ALOS_CHK_DISABLE_MSK;
3190 	hisi_sas_phy_write32(hisi_hba, phy_no, SERDES_CFG, reg_val);
3195 	u32 reg_val;
3199 	reg_val = hisi_sas_phy_read32(hisi_hba, phy_no, SAS_PHY_BIST_CTRL);
3200 	reg_val &= ~(CFG_RX_BIST_EN_MSK | CFG_TX_BIST_EN_MSK |
3202 	hisi_sas_phy_write32(hisi_hba, phy_no, SAS_PHY_BIST_CTRL, reg_val);
3205 	reg_val = hisi_sas_phy_read32(hisi_hba, phy_no, SERDES_CFG);
3206 	reg_val &= ~CFG_ALOS_CHK_DISABLE_MSK;
3207 	hisi_sas_phy_write32(hisi_hba, phy_no, SERDES_CFG, reg_val);
3210 	reg_val = hisi_sas_phy_read32(hisi_hba, phy_no, PROG_PHY_LINK_RATE);
3212 	reg_val &= ~CFG_PROG_OOB_PHY_LINK_RATE_MSK;
3213 	reg_val |= (0x8 << CFG_PROG_OOB_PHY_LINK_RATE_OFF);
3214 	hisi_sas_phy_write32(hisi_hba, phy_no, PROG_PHY_LINK_RATE, reg_val);
3224 	u32 reg_val, mode_tmp;
3246 		reg_val = hisi_sas_phy_read32(hisi_hba, phy_no,
3248 		reg_val &= ~CFG_PROG_OOB_PHY_LINK_RATE_MSK;
3249 		reg_val |= (linkrate << CFG_PROG_OOB_PHY_LINK_RATE_OFF);
3251 				     reg_val);
3254 		reg_val = hisi_sas_phy_read32(hisi_hba, phy_no,
3256 		reg_val &= ~(CFG_BIST_MODE_SEL_MSK | CFG_LOOP_TEST_MODE_MSK |
3259 		reg_val |= ((code_mode << CFG_BIST_MODE_SEL_OFF) |
3263 				     reg_val);
3267 			reg_val = hisi_hba->debugfs_bist_fixed_code[0];
3269 					     SAS_PHY_BIST_CODE, reg_val);
3271 			reg_val = hisi_hba->debugfs_bist_fixed_code[1];
3273 					     SAS_PHY_BIST_CODE1, reg_val);
3284 		reg_val |= (CFG_RX_BIST_EN_MSK | CFG_TX_BIST_EN_MSK);
3286 				     reg_val);
4333 	u32 reg_val;
4341 	reg_val = hisi_sas_phy_read32(hisi_hba, phy_no, DFX_FIFO_CTRL);
4343 	reg_val |= DFX_FIFO_CTRL_DUMP_DISABLE_MSK;
4346 	reg_val &= ~(DFX_FIFO_CTRL_DUMP_MODE_MSK |
4350 	reg_val |= ((trigger_mode << DFX_FIFO_CTRL_TRIGGER_MODE_OFF) |
4353 	hisi_sas_phy_write32(hisi_hba, phy_no, DFX_FIFO_CTRL, reg_val);
4365 	reg_val = hisi_sas_phy_read32(hisi_hba, phy_no, DFX_FIFO_CTRL);
4366 	reg_val &= ~DFX_FIFO_CTRL_DUMP_DISABLE_MSK;
4367 	hisi_sas_phy_write32(hisi_hba, phy_no, DFX_FIFO_CTRL, reg_val);
4999 	u32 reg_val;
5005 	reg_val = hisi_sas_read32(hisi_hba, AXI_MASTER_CFG_BASE +
5007 	reg_val &= ~AM_CTRL_SHUTDOWN_REQ_MSK;
5009 			 AM_CTRL_GLOBAL, reg_val);