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23 #include "../../pci.h"
55 static int dw_pcie_get_clocks(struct dw_pcie *pci)
60 pci->app_clks[i].id = dw_pcie_app_clks[i];
63 pci->core_clks[i].id = dw_pcie_core_clks[i];
65 ret = devm_clk_bulk_get_optional(pci->dev, DW_PCIE_NUM_APP_CLKS,
66 pci->app_clks);
70 return devm_clk_bulk_get_optional(pci->dev, DW_PCIE_NUM_CORE_CLKS,
71 pci->core_clks);
74 static int dw_pcie_get_resets(struct dw_pcie *pci)
79 pci->app_rsts[i].id = dw_pcie_app_rsts[i];
82 pci->core_rsts[i].id = dw_pcie_core_rsts[i];
84 ret = devm_reset_control_bulk_get_optional_shared(pci->dev,
86 pci->app_rsts);
90 ret = devm_reset_control_bulk_get_optional_exclusive(pci->dev,
92 pci->core_rsts);
96 pci->pe_rst = devm_gpiod_get_optional(pci->dev, "reset", GPIOD_OUT_HIGH);
97 if (IS_ERR(pci->pe_rst))
98 return PTR_ERR(pci->pe_rst);
103 int dw_pcie_get_resources(struct dw_pcie *pci)
105 struct platform_device *pdev = to_platform_device(pci->dev);
106 struct device_node *np = dev_of_node(pci->dev);
110 if (!pci->dbi_base) {
112 pci->dbi_base = devm_pci_remap_cfg_resource(pci->dev, res);
113 if (IS_ERR(pci->dbi_base))
114 return PTR_ERR(pci->dbi_base);
118 if (!pci->dbi_base2) {
121 pci->dbi_base2 = devm_pci_remap_cfg_resource(pci->dev, res);
122 if (IS_ERR(pci->dbi_base2))
123 return PTR_ERR(pci->dbi_base2);
125 pci->dbi_base2 = pci->dbi_base + SZ_4K;
130 if (!pci->atu_base) {
133 pci->atu_size = resource_size(res);
134 pci->atu_base = devm_ioremap_resource(pci->dev, res);
135 if (IS_ERR(pci->atu_base))
136 return PTR_ERR(pci->atu_base);
138 pci->atu_base = pci->dbi_base + DEFAULT_DBI_ATU_OFFSET;
143 if (!pci->atu_size)
144 pci->atu_size = SZ_4K;
147 if (!pci->edma.reg_base) {
150 pci->edma.reg_base = devm_ioremap_resource(pci->dev, res);
151 if (IS_ERR(pci->edma.reg_base))
152 return PTR_ERR(pci->edma.reg_base);
153 } else if (pci->atu_size >= 2 * DEFAULT_DBI_DMA_OFFSET) {
154 pci->edma.reg_base = pci->atu_base + DEFAULT_DBI_DMA_OFFSET;
159 if (dw_pcie_cap_is(pci, REQ_RES)) {
160 ret = dw_pcie_get_clocks(pci);
164 ret = dw_pcie_get_resets(pci);
169 if (pci->link_gen < 1)
170 pci->link_gen = of_pci_get_max_link_speed(np);
172 of_property_read_u32(np, "num-lanes", &pci->num_lanes);
175 dw_pcie_cap_set(pci, CDM_CHECK);
180 void dw_pcie_version_detect(struct dw_pcie *pci)
185 ver = dw_pcie_readl_dbi(pci, PCIE_VERSION_NUMBER);
189 if (pci->version && pci->version != ver)
190 dev_warn(pci->dev, "Versions don't match (%08x != %08x)\n",
191 pci->version, ver);
193 pci->version = ver;
195 ver = dw_pcie_readl_dbi(pci, PCIE_VERSION_TYPE);
197 if (pci->type && pci->type != ver)
198 dev_warn(pci->dev, "Types don't match (%08x != %08x)\n",
199 pci->type, ver);
201 pci->type = ver;
209 static u8 __dw_pcie_find_next_cap(struct dw_pcie *pci, u8 cap_ptr,
218 reg = dw_pcie_readw_dbi(pci, cap_ptr);
228 return __dw_pcie_find_next_cap(pci, next_cap_ptr, cap);
231 u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap)
236 reg = dw_pcie_readw_dbi(pci, PCI_CAPABILITY_LIST);
239 return __dw_pcie_find_next_cap(pci, next_cap_ptr, cap);
243 static u16 dw_pcie_find_next_ext_capability(struct dw_pcie *pci, u16 start,
256 header = dw_pcie_readl_dbi(pci, pos);
272 header = dw_pcie_readl_dbi(pci, pos);
278 u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap)
280 return dw_pcie_find_next_ext_capability(pci, 0, cap);
324 u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size)
329 if (pci->ops && pci->ops->read_dbi)
330 return pci->ops->read_dbi(pci, pci->dbi_base, reg, size);
332 ret = dw_pcie_read(pci->dbi_base + reg, size, &val);
334 dev_err(pci->dev, "Read DBI address failed\n");
340 void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val)
344 if (pci->ops && pci->ops->write_dbi) {
345 pci->ops->write_dbi(pci, pci->dbi_base, reg, size, val);
349 ret = dw_pcie_write(pci->dbi_base + reg, size, val);
351 dev_err(pci->dev, "Write DBI address failed\n");
355 void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val)
359 if (pci->ops && pci->ops->write_dbi2) {
360 pci->ops->write_dbi2(pci, pci->dbi_base2, reg, size, val);
364 ret = dw_pcie_write(pci->dbi_base2 + reg, size, val);
366 dev_err(pci->dev, "write DBI address failed\n");
370 static inline void __iomem *dw_pcie_select_atu(struct dw_pcie *pci, u32 dir,
373 if (dw_pcie_cap_is(pci, IATU_UNROLL))
374 return pci->atu_base + PCIE_ATU_UNROLL_BASE(dir, index);
376 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, dir | index);
377 return pci->atu_base;
380 static u32 dw_pcie_readl_atu(struct dw_pcie *pci, u32 dir, u32 index, u32 reg)
386 base = dw_pcie_select_atu(pci, dir, index);
388 if (pci->ops && pci->ops->read_dbi)
389 return pci->ops->read_dbi(pci, base, reg, 4);
393 dev_err(pci->dev, "Read ATU address failed\n");
398 static void dw_pcie_writel_atu(struct dw_pcie *pci, u32 dir, u32 index,
404 base = dw_pcie_select_atu(pci, dir, index);
406 if (pci->ops && pci->ops->write_dbi) {
407 pci->ops->write_dbi(pci, base, reg, 4, val);
413 dev_err(pci->dev, "Write ATU address failed\n");
416 static inline u32 dw_pcie_readl_atu_ob(struct dw_pcie *pci, u32 index, u32 reg)
418 return dw_pcie_readl_atu(pci, PCIE_ATU_REGION_DIR_OB, index, reg);
421 static inline void dw_pcie_writel_atu_ob(struct dw_pcie *pci, u32 index, u32 reg,
424 dw_pcie_writel_atu(pci, PCIE_ATU_REGION_DIR_OB, index, reg, val);
468 static int __dw_pcie_prog_outbound_atu(struct dw_pcie *pci, u8 func_no,
475 if (pci->ops && pci->ops->cpu_addr_fixup)
476 cpu_addr = pci->ops->cpu_addr_fixup(pci, cpu_addr);
480 if ((limit_addr & ~pci->region_limit) != (cpu_addr & ~pci->region_limit) ||
481 !IS_ALIGNED(cpu_addr, pci->region_align) ||
482 !IS_ALIGNED(pci_addr, pci->region_align) || !size) {
486 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_LOWER_BASE,
488 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_UPPER_BASE,
491 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_LIMIT,
493 if (dw_pcie_ver_is_ge(pci, 460A))
494 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_UPPER_LIMIT,
497 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_LOWER_TARGET,
499 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_UPPER_TARGET,
504 dw_pcie_ver_is_ge(pci, 460A))
506 if (dw_pcie_ver_is(pci, 490A))
508 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_REGION_CTRL1, val);
510 dw_pcie_writel_atu_ob(pci, index, PCIE_ATU_REGION_CTRL2, PCIE_ATU_ENABLE);
517 val = dw_pcie_readl_atu_ob(pci, index, PCIE_ATU_REGION_CTRL2);
524 dev_err(pci->dev, "Outbound iATU is not being enabled\n");
529 int dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index, int type,
532 return __dw_pcie_prog_outbound_atu(pci, 0, index, type,
536 int dw_pcie_prog_ep_outbound_atu(struct dw_pcie *pci, u8 func_no, int index,
540 return __dw_pcie_prog_outbound_atu(pci, func_no, index, type,
544 static inline u32 dw_pcie_readl_atu_ib(struct dw_pcie *pci, u32 index, u32 reg)
546 return dw_pcie_readl_atu(pci, PCIE_ATU_REGION_DIR_IB, index, reg);
549 static inline void dw_pcie_writel_atu_ib(struct dw_pcie *pci, u32 index, u32 reg,
552 dw_pcie_writel_atu(pci, PCIE_ATU_REGION_DIR_IB, index, reg, val);
555 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type,
561 if ((limit_addr & ~pci->region_limit) != (pci_addr & ~pci->region_limit) ||
562 !IS_ALIGNED(cpu_addr, pci->region_align) ||
563 !IS_ALIGNED(pci_addr, pci->region_align) || !size) {
567 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_BASE,
569 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_BASE,
572 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LIMIT,
574 if (dw_pcie_ver_is_ge(pci, 460A))
575 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_LIMIT,
578 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_TARGET,
580 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_TARGET,
585 dw_pcie_ver_is_ge(pci, 460A))
587 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL1, val);
588 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2, PCIE_ATU_ENABLE);
595 val = dw_pcie_readl_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2);
602 dev_err(pci->dev, "Inbound iATU is not being enabled\n");
607 int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index,
612 if (!IS_ALIGNED(cpu_addr, pci->region_align))
615 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_LOWER_TARGET,
617 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_UPPER_TARGET,
620 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL1, type |
622 dw_pcie_writel_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2,
631 val = dw_pcie_readl_atu_ib(pci, index, PCIE_ATU_REGION_CTRL2);
638 dev_err(pci->dev, "Inbound iATU is not being enabled\n");
643 void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index)
645 dw_pcie_writel_atu(pci, dir, index, PCIE_ATU_REGION_CTRL2, 0);
648 int dw_pcie_wait_for_link(struct dw_pcie *pci)
655 if (dw_pcie_link_up(pci))
662 dev_info(pci->dev, "Phy link never came up\n");
666 offset = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP);
667 val = dw_pcie_readw_dbi(pci, offset + PCI_EXP_LNKSTA);
669 dev_info(pci->dev, "PCIe Gen.%u x%u link up\n",
677 int dw_pcie_link_up(struct dw_pcie *pci)
681 if (pci->ops && pci->ops->link_up)
682 return pci->ops->link_up(pci);
684 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG1);
690 void dw_pcie_upconfig_setup(struct dw_pcie *pci)
694 val = dw_pcie_readl_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL);
696 dw_pcie_writel_dbi(pci, PCIE_PORT_MULTI_LANE_CTRL, val);
700 static void dw_pcie_link_set_max_speed(struct dw_pcie *pci, u32 link_gen)
703 u8 offset = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP);
705 cap = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCAP);
706 ctrl2 = dw_pcie_readl_dbi(pci, offset + PCI_EXP_LNKCTL2);
729 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCTL2, ctrl2 | link_speed);
732 dw_pcie_writel_dbi(pci, offset + PCI_EXP_LNKCAP, cap | link_speed);
736 static void dw_pcie_link_set_max_link_width(struct dw_pcie *pci, u32 num_lanes)
745 plc = dw_pcie_readl_dbi(pci, PCIE_PORT_LINK_CONTROL);
750 lwsc = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
770 dev_err(pci->dev, "num-lanes %u: invalid value\n", num_lanes);
773 dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, plc);
774 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, lwsc);
776 cap = dw_pcie_find_capability(pci, PCI_CAP_ID_EXP);
777 lnkcap = dw_pcie_readl_dbi(pci, cap + PCI_EXP_LNKCAP);
780 dw_pcie_writel_dbi(pci, cap + PCI_EXP_LNKCAP, lnkcap);
783 void dw_pcie_iatu_detect(struct dw_pcie *pci)
789 val = dw_pcie_readl_dbi(pci, PCIE_ATU_VIEWPORT);
791 dw_pcie_cap_set(pci, IATU_UNROLL);
793 max_region = min((int)pci->atu_size / 512, 256);
795 pci->atu_base = pci->dbi_base + PCIE_ATU_VIEWPORT_BASE;
796 pci->atu_size = PCIE_ATU_VIEWPORT_SIZE;
798 dw_pcie_writel_dbi(pci, PCIE_ATU_VIEWPORT, 0xFF);
799 max_region = dw_pcie_readl_dbi(pci, PCIE_ATU_VIEWPORT) + 1;
803 dw_pcie_writel_atu_ob(pci, ob, PCIE_ATU_LOWER_TARGET, 0x11110000);
804 val = dw_pcie_readl_atu_ob(pci, ob, PCIE_ATU_LOWER_TARGET);
810 dw_pcie_writel_atu_ib(pci, ib, PCIE_ATU_LOWER_TARGET, 0x11110000);
811 val = dw_pcie_readl_atu_ib(pci, ib, PCIE_ATU_LOWER_TARGET);
821 dev_err(pci->dev, "No iATU regions found\n");
825 dw_pcie_writel_atu(pci, dir, 0, PCIE_ATU_LIMIT, 0x0);
826 min = dw_pcie_readl_atu(pci, dir, 0, PCIE_ATU_LIMIT);
828 if (dw_pcie_ver_is_ge(pci, 460A)) {
829 dw_pcie_writel_atu(pci, dir, 0, PCIE_ATU_UPPER_LIMIT, 0xFFFFFFFF);
830 max = dw_pcie_readl_atu(pci, dir, 0, PCIE_ATU_UPPER_LIMIT);
835 pci->num_ob_windows = ob;
836 pci->num_ib_windows = ib;
837 pci->region_align = 1 << fls(min);
838 pci->region_limit = (max << 32) | (SZ_4G - 1);
840 dev_info(pci->dev, "iATU: unroll %s, %u ob, %u ib, align %uK, limit %lluG\n",
841 dw_pcie_cap_is(pci, IATU_UNROLL) ? "T" : "F",
842 pci->num_ob_windows, pci->num_ib_windows,
843 pci->region_align / SZ_1K, (pci->region_limit + 1) / SZ_1G);
846 static u32 dw_pcie_readl_dma(struct dw_pcie *pci, u32 reg)
851 if (pci->ops && pci->ops->read_dbi)
852 return pci->ops->read_dbi(pci, pci->edma.reg_base, reg, 4);
854 ret = dw_pcie_read(pci->edma.reg_base + reg, 4, &val);
856 dev_err(pci->dev, "Read DMA address failed\n");
883 static int dw_pcie_edma_find_chip(struct dw_pcie *pci)
898 if (dw_pcie_ver_is_ge(pci, 540A) || dw_pcie_cap_is(pci, EDMA_UNROLL))
901 val = dw_pcie_readl_dbi(pci, PCIE_DMA_VIEWPORT_BASE + PCIE_DMA_CTRL);
903 if (val == 0xFFFFFFFF && pci->edma.reg_base) {
904 pci->edma.mf = EDMA_MF_EDMA_UNROLL;
906 val = dw_pcie_readl_dma(pci, PCIE_DMA_CTRL);
908 pci->edma.mf = EDMA_MF_EDMA_LEGACY;
910 pci->edma.reg_base = pci->dbi_base + PCIE_DMA_VIEWPORT_BASE;
915 pci->edma.dev = pci->dev;
917 if (!pci->edma.ops)
918 pci->edma.ops = &dw_pcie_edma_ops;
920 pci->edma.flags |= DW_EDMA_CHIP_LOCAL;
922 pci->edma.ll_wr_cnt = FIELD_GET(PCIE_DMA_NUM_WR_CHAN, val);
923 pci->edma.ll_rd_cnt = FIELD_GET(PCIE_DMA_NUM_RD_CHAN, val);
926 if (!pci->edma.ll_wr_cnt || pci->edma.ll_wr_cnt > EDMA_MAX_WR_CH ||
927 !pci->edma.ll_rd_cnt || pci->edma.ll_rd_cnt > EDMA_MAX_RD_CH)
933 static int dw_pcie_edma_irq_verify(struct dw_pcie *pci)
935 struct platform_device *pdev = to_platform_device(pci->dev);
936 u16 ch_cnt = pci->edma.ll_wr_cnt + pci->edma.ll_rd_cnt;
940 if (pci->edma.nr_irqs == 1)
942 else if (pci->edma.nr_irqs > 1)
943 return pci->edma.nr_irqs != ch_cnt ? -EINVAL : 0;
947 pci->edma.nr_irqs = 1;
951 for (; pci->edma.nr_irqs < ch_cnt; pci->edma.nr_irqs++) {
952 snprintf(name, sizeof(name), "dma%d", pci->edma.nr_irqs);
962 static int dw_pcie_edma_ll_alloc(struct dw_pcie *pci)
968 for (i = 0; i < pci->edma.ll_wr_cnt; i++) {
969 ll = &pci->edma.ll_region_wr[i];
971 ll->vaddr.mem = dmam_alloc_coherent(pci->dev, ll->sz,
979 for (i = 0; i < pci->edma.ll_rd_cnt; i++) {
980 ll = &pci->edma.ll_region_rd[i];
982 ll->vaddr.mem = dmam_alloc_coherent(pci->dev, ll->sz,
993 int dw_pcie_edma_detect(struct dw_pcie *pci)
998 ret = dw_pcie_edma_find_chip(pci);
1003 ret = dw_pcie_edma_irq_verify(pci);
1005 dev_err(pci->dev, "Invalid eDMA IRQs found\n");
1009 ret = dw_pcie_edma_ll_alloc(pci);
1011 dev_err(pci->dev, "Couldn't allocate LLP memory\n");
1016 ret = dw_edma_probe(&pci->edma);
1018 dev_err(pci->dev, "Couldn't register eDMA device\n");
1022 dev_info(pci->dev, "eDMA: unroll %s, %hu wr, %hu rd\n",
1023 pci->edma.mf == EDMA_MF_EDMA_UNROLL ? "T" : "F",
1024 pci->edma.ll_wr_cnt, pci->edma.ll_rd_cnt);
1029 void dw_pcie_edma_remove(struct dw_pcie *pci)
1031 dw_edma_remove(&pci->edma);
1034 void dw_pcie_setup(struct dw_pcie *pci)
1038 if (pci->link_gen > 0)
1039 dw_pcie_link_set_max_speed(pci, pci->link_gen);
1042 if (pci->n_fts[0]) {
1043 val = dw_pcie_readl_dbi(pci, PCIE_PORT_AFR);
1045 val |= PORT_AFR_N_FTS(pci->n_fts[0]);
1046 val |= PORT_AFR_CC_N_FTS(pci->n_fts[0]);
1047 dw_pcie_writel_dbi(pci, PCIE_PORT_AFR, val);
1051 if (pci->n_fts[1]) {
1052 val = dw_pcie_readl_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL);
1054 val |= pci->n_fts[1];
1055 dw_pcie_writel_dbi(pci, PCIE_LINK_WIDTH_SPEED_CONTROL, val);
1058 if (dw_pcie_cap_is(pci, CDM_CHECK)) {
1059 val = dw_pcie_readl_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS);
1062 dw_pcie_writel_dbi(pci, PCIE_PL_CHK_REG_CONTROL_STATUS, val);
1065 val = dw_pcie_readl_dbi(pci, PCIE_PORT_LINK_CONTROL);
1068 dw_pcie_writel_dbi(pci, PCIE_PORT_LINK_CONTROL, val);
1070 dw_pcie_link_set_max_link_width(pci, pci->num_lanes);