hw/intel/ntb_hw_gen1.c

203 			       void __iomem *mmio)
208 	return ndev->reg->db_ioread(mmio);
212 				void __iomem *mmio)
220 	ndev->reg->db_iowrite(db_bits, mmio);
226 				   void __iomem *mmio)
239 		ndev->reg->db_iowrite(ndev->db_mask, mmio);
247 				     void __iomem *mmio)
260 		ndev->reg->db_iowrite(ndev->db_mask, mmio);
297 				 void __iomem *mmio)
305 	return ioread32(mmio + (idx << 2));
309 				  void __iomem *mmio)
317 	iowrite32(val, mmio + (idx << 2));
496 	void __iomem *mmio;
504 	mmio = ndev->self_mmio;
569 	u.v64 = ndev_db_read(ndev, mmio + ndev->self_reg->db_mask);
573 	u.v64 = ndev_db_read(ndev, mmio + ndev->self_reg->db_bell);
615 	u.v64 = ioread64(mmio + bar2_off(ndev->xlat_reg->bar2_xlat, 2));
620 		u.v32 = ioread32(mmio + bar2_off(ndev->xlat_reg->bar2_xlat, 4));
624 		u.v32 = ioread32(mmio + bar2_off(ndev->xlat_reg->bar2_xlat, 5));
628 		u.v64 = ioread64(mmio + bar2_off(ndev->xlat_reg->bar2_xlat, 4));
633 	u.v64 = ioread64(mmio + bar2_off(ndev->xlat_reg->bar2_limit, 2));
638 		u.v32 = ioread32(mmio + bar2_off(ndev->xlat_reg->bar2_limit, 4));
641 		u.v32 = ioread32(mmio + bar2_off(ndev->xlat_reg->bar2_limit, 5));
645 		u.v64 = ioread64(mmio + bar2_off(ndev->xlat_reg->bar2_limit, 4));
655 			u.v64 = ioread64(mmio + XEON_PBAR23XLAT_OFFSET);
660 				u.v32 = ioread32(mmio + XEON_PBAR4XLAT_OFFSET);
664 				u.v32 = ioread32(mmio + XEON_PBAR5XLAT_OFFSET);
669 				u.v64 = ioread64(mmio + XEON_PBAR45XLAT_OFFSET);
675 			u.v64 = ioread64(mmio + XEON_PBAR23LMT_OFFSET);
680 				u.v32 = ioread32(mmio + XEON_PBAR4LMT_OFFSET);
684 				u.v32 = ioread32(mmio + XEON_PBAR5LMT_OFFSET);
689 				u.v64 = ioread64(mmio + XEON_PBAR45LMT_OFFSET);
698 			u.v64 = ioread64(mmio + XEON_SBAR0BASE_OFFSET);
702 			u.v64 = ioread64(mmio + XEON_SBAR23BASE_OFFSET);
707 				u.v32 = ioread32(mmio + XEON_SBAR4BASE_OFFSET);
710 				u.v32 = ioread32(mmio + XEON_SBAR5BASE_OFFSET);
714 				u.v64 = ioread64(mmio + XEON_SBAR45BASE_OFFSET);
724 		u.v16 = ioread16(mmio + XEON_USMEMMISS_OFFSET);
848 	void __iomem *mmio;
877 	mmio = ndev->self_mmio;
883 		base = ioread64(mmio + base_reg) & NTB_BAR_MASK_64;
892 		iowrite64(addr, mmio + xlat_reg);
893 		reg_val = ioread64(mmio + xlat_reg);
895 			iowrite64(0, mmio + xlat_reg);
900 		iowrite64(limit, mmio + limit_reg);
901 		reg_val = ioread64(mmio + limit_reg);
903 			iowrite64(base, mmio + limit_reg);
904 			iowrite64(0, mmio + xlat_reg);
914 		base = ioread32(mmio + base_reg) & NTB_BAR_MASK_32;
923 		iowrite32(addr, mmio + xlat_reg);
924 		reg_val = ioread32(mmio + xlat_reg);
926 			iowrite32(0, mmio + xlat_reg);
931 		iowrite32(limit, mmio + limit_reg);
932 		reg_val = ioread32(mmio + limit_reg);
934 			iowrite32(base, mmio + limit_reg);
935 			iowrite32(0, mmio + xlat_reg);
1208 static u64 xeon_db_ioread(const void __iomem *mmio)
1210 	return (u64)ioread16(mmio);
1213 static void xeon_db_iowrite(u64 bits, void __iomem *mmio)
1215 	iowrite16((u16)bits, mmio);
1296 	void __iomem *mmio;
1303 	mmio = ndev->self_mmio;
1404 	iowrite64(bar_addr, mmio + XEON_SBAR0BASE_OFFSET);
1412 	iowrite64(bar_addr, mmio + XEON_SBAR23BASE_OFFSET);
1413 	bar_addr = ioread64(mmio + XEON_SBAR23BASE_OFFSET);
1419 		iowrite64(bar_addr, mmio + XEON_SBAR45BASE_OFFSET);
1420 		bar_addr = ioread64(mmio + XEON_SBAR45BASE_OFFSET);
1425 		iowrite32(bar_addr, mmio + XEON_SBAR4BASE_OFFSET);
1426 		bar_addr = ioread32(mmio + XEON_SBAR4BASE_OFFSET);
1431 		iowrite32(bar_addr, mmio + XEON_SBAR5BASE_OFFSET);
1432 		bar_addr = ioread32(mmio + XEON_SBAR5BASE_OFFSET);
1439 	iowrite64(bar_addr, mmio + XEON_SBAR23LMT_OFFSET);
1440 	bar_addr = ioread64(mmio + XEON_SBAR23LMT_OFFSET);
1446 		iowrite64(bar_addr, mmio + XEON_SBAR45LMT_OFFSET);
1447 		bar_addr = ioread64(mmio + XEON_SBAR45LMT_OFFSET);
1452 		iowrite32(bar_addr, mmio + XEON_SBAR4LMT_OFFSET);
1453 		bar_addr = ioread32(mmio + XEON_SBAR4LMT_OFFSET);
1458 		iowrite32(bar_addr, mmio + XEON_SBAR5LMT_OFFSET);
1459 		bar_addr = ioread32(mmio + XEON_SBAR5LMT_OFFSET);
1464 	iowrite64(0, mmio + XEON_SBAR23XLAT_OFFSET);
1467 		iowrite64(0, mmio + XEON_SBAR45XLAT_OFFSET);
1469 		iowrite32(0, mmio + XEON_SBAR4XLAT_OFFSET);
1470 		iowrite32(0, mmio + XEON_SBAR5XLAT_OFFSET);
1474 	iowrite64(0, mmio + XEON_PBAR23LMT_OFFSET);
1476 		iowrite64(0, mmio + XEON_PBAR45LMT_OFFSET);
1478 		iowrite32(0, mmio + XEON_PBAR4LMT_OFFSET);
1479 		iowrite32(0, mmio + XEON_PBAR5LMT_OFFSET);
1484 	iowrite64(bar_addr, mmio + XEON_PBAR23XLAT_OFFSET);
1485 	bar_addr = ioread64(mmio + XEON_PBAR23XLAT_OFFSET);
1490 		iowrite64(bar_addr, mmio + XEON_PBAR45XLAT_OFFSET);
1491 		bar_addr = ioread64(mmio + XEON_PBAR45XLAT_OFFSET);
1495 		iowrite32(bar_addr, mmio + XEON_PBAR4XLAT_OFFSET);
1496 		bar_addr = ioread32(mmio + XEON_PBAR4XLAT_OFFSET);
1500 		iowrite32(bar_addr, mmio + XEON_PBAR5XLAT_OFFSET);
1501 		bar_addr = ioread32(mmio + XEON_PBAR5XLAT_OFFSET);
1521 	iowrite32(bar_addr, mmio + XEON_B2B_XLAT_OFFSETL);
1522 	iowrite32(bar_addr >> 32, mmio + XEON_B2B_XLAT_OFFSETU);
1525 		/* map peer ntb mmio config space registers */