intel/ipu3/ipu3-cio2.c

373 	writel(timing.clk_termen, q->csi_rx_base +
375 	writel(timing.clk_settle, q->csi_rx_base +
379 		writel(timing.dat_termen, q->csi_rx_base +
381 		writel(timing.dat_settle, q->csi_rx_base +
403 	       q->csi_rx_base + CIO2_REG_CSIRX_STATUS_DLANE_HS);
405 	       q->csi_rx_base + CIO2_REG_CSIRX_STATUS_DLANE_LP);
412 		writel(1, q->csi_rx_base + CIO2_REG_MIPIBE_SP_LUT_ENTRY(i));
417 		       q->csi_rx_base + CIO2_REG_MIPIBE_LP_LUT_ENTRY(i));
419 	       q->csi_rx_base + CIO2_REG_MIPIBE_GLOBAL_LUT_DISREGARD);
422 	writel(CIO2_IRQCTRL_MASK, q->csi_rx_base + CIO2_REG_IRQCTRL_MASK);
423 	writel(CIO2_IRQCTRL_MASK, q->csi_rx_base + CIO2_REG_IRQCTRL_ENABLE);
424 	writel(0, q->csi_rx_base + CIO2_REG_IRQCTRL_EDGE);
425 	writel(0, q->csi_rx_base + CIO2_REG_IRQCTRL_LEVEL_NOT_PULSE);
438 	       q->csi_rx_base + CIO2_REG_MIPIBE_LP_LUT_ENTRY(ENTRY));
439 	writel(0, q->csi_rx_base + CIO2_REG_MIPIBE_COMP_FORMAT(sensor_vc));
440 	writel(0, q->csi_rx_base + CIO2_REG_MIPIBE_FORCE_RAW8);
443 	writel(lanes, q->csi_rx_base + CIO2_REG_CSIRX_NOF_ENABLED_LANES);
498 	writel(CIO2_IRQCTRL_MASK, q->csi_rx_base + CIO2_REG_IRQCTRL_CLEAR);
504 	writel(1, q->csi_rx_base + CIO2_REG_MIPIBE_ENABLE);
505 	writel(1, q->csi_rx_base + CIO2_REG_CSIRX_ENABLE);
519 	writel(0, q->csi_rx_base + CIO2_REG_IRQCTRL_MASK);
520 	writel(0, q->csi_rx_base + CIO2_REG_IRQCTRL_ENABLE);
521 	writel(0, q->csi_rx_base + CIO2_REG_CSIRX_ENABLE);
522 	writel(0, q->csi_rx_base + CIO2_REG_MIPIBE_ENABLE);
734 				void __iomem *csi_rx_base =
738 				csi2_status = readl(csi_rx_base +
744 				       csi_rx_base + CIO2_REG_IRQCTRL_CLEAR);
1391 	q->csi_rx_base = cio2->base + CIO2_REG_PIPE_BASE(q->csi2.port);