drm/xe/xe_irq.c

33 static void assert_iir_is_zero(struct xe_gt *mmio, struct xe_reg reg)
35 	u32 val = xe_mmio_read32(mmio, reg);
40 	drm_WARN(&gt_to_xe(mmio)->drm, 1,
43 	xe_mmio_write32(mmio, reg, 0xffffffff);
44 	xe_mmio_read32(mmio, reg);
45 	xe_mmio_write32(mmio, reg, 0xffffffff);
46 	xe_mmio_read32(mmio, reg);
55 	struct xe_gt *mmio = tile->primary_gt;
61 	assert_iir_is_zero(mmio, IIR(irqregs));
63 	xe_mmio_write32(mmio, IER(irqregs), bits);
64 	xe_mmio_write32(mmio, IMR(irqregs), ~bits);
67 	xe_mmio_read32(mmio, IMR(irqregs));
73 	struct xe_gt *mmio = tile->primary_gt;
75 	xe_mmio_write32(mmio, IMR(irqregs), ~0);
77 	xe_mmio_read32(mmio, IMR(irqregs));
79 	xe_mmio_write32(mmio, IER(irqregs), 0);
82 	xe_mmio_write32(mmio, IIR(irqregs), ~0);
83 	xe_mmio_read32(mmio, IIR(irqregs));
84 	xe_mmio_write32(mmio, IIR(irqregs), ~0);
85 	xe_mmio_read32(mmio, IIR(irqregs));
90 	struct xe_gt *mmio = xe_root_mmio_gt(xe);
92 	xe_mmio_write32(mmio, GFX_MSTR_IRQ, 0);
100 	return xe_mmio_read32(mmio, GFX_MSTR_IRQ);
106 	struct xe_gt *mmio = xe_root_mmio_gt(xe);
112 	iir = xe_mmio_read32(mmio, IIR(GU_MISC_IRQ_OFFSET));
114 		xe_mmio_write32(mmio, IIR(GU_MISC_IRQ_OFFSET), iir);
121 	struct xe_gt *mmio = xe_root_mmio_gt(xe);
123 	xe_mmio_write32(mmio, GFX_MSTR_IRQ, MASTER_IRQ);
125 		xe_mmio_read32(mmio, GFX_MSTR_IRQ);
207 		   struct xe_gt *mmio,
216 	xe_mmio_write32(mmio, IIR_REG_SELECTOR(bank), BIT(bit));
224 		ident = xe_mmio_read32(mmio, INTR_IDENTITY_REG(bank));
234 	xe_mmio_write32(mmio, INTR_IDENTITY_REG(bank), ident);
291 	struct xe_gt *mmio = tile->primary_gt;
303 		intr_dw[bank] = xe_mmio_read32(mmio, GT_INTR_DW(bank));
305 			identity[bit] = gt_engine_identity(xe, mmio, bank, bit);
306 		xe_mmio_write32(mmio, GT_INTR_DW(bank), intr_dw[bank]);
377 	struct xe_gt *mmio = xe_root_mmio_gt(xe);
381 	xe_mmio_write32(mmio, DG1_MSTR_TILE_INTR, 0);
384 	val = xe_mmio_read32(mmio, DG1_MSTR_TILE_INTR);
388 	xe_mmio_write32(mmio, DG1_MSTR_TILE_INTR, val);
395 	struct xe_gt *mmio = xe_root_mmio_gt(xe);
397 	xe_mmio_write32(mmio, DG1_MSTR_TILE_INTR, DG1_MSTR_IRQ);
399 		xe_mmio_read32(mmio, DG1_MSTR_TILE_INTR);
432 		struct xe_gt *mmio = tile->primary_gt;
437 		master_ctl = xe_mmio_read32(mmio, GFX_MSTR_IRQ);
450 		xe_mmio_write32(mmio, GFX_MSTR_IRQ, master_ctl);
473 	struct xe_gt *mmio = tile->primary_gt;
481 	xe_mmio_write32(mmio, RENDER_COPY_INTR_ENABLE, 0);
482 	xe_mmio_write32(mmio, VCS_VECS_INTR_ENABLE, 0);
484 		xe_mmio_write32(mmio, CCS_RSVD_INTR_ENABLE, 0);
487 	xe_mmio_write32(mmio, RCS0_RSVD_INTR_MASK,	~0);
488 	xe_mmio_write32(mmio, BCS_RSVD_INTR_MASK,	~0);
490 		xe_mmio_write32(mmio, XEHPC_BCS1_BCS2_INTR_MASK, ~0);
492 		xe_mmio_write32(mmio, XEHPC_BCS3_BCS4_INTR_MASK, ~0);
494 		xe_mmio_write32(mmio, XEHPC_BCS5_BCS6_INTR_MASK, ~0);
496 		xe_mmio_write32(mmio, XEHPC_BCS7_BCS8_INTR_MASK, ~0);
497 	xe_mmio_write32(mmio, VCS0_VCS1_INTR_MASK,	~0);
498 	xe_mmio_write32(mmio, VCS2_VCS3_INTR_MASK,	~0);
499 	xe_mmio_write32(mmio, VECS0_VECS1_INTR_MASK,	~0);
501 		xe_mmio_write32(mmio, CCS0_CCS1_INTR_MASK, ~0);
503 		xe_mmio_write32(mmio,  CCS2_CCS3_INTR_MASK, ~0);
508 		xe_mmio_write32(mmio, GUNIT_GSC_INTR_ENABLE, 0);
509 		xe_mmio_write32(mmio, GUNIT_GSC_INTR_MASK, ~0);
510 		xe_mmio_write32(mmio, HECI2_RSVD_INTR_MASK, ~0);
513 	xe_mmio_write32(mmio, GPM_WGBOXPERF_INTR_ENABLE, 0);
514 	xe_mmio_write32(mmio, GPM_WGBOXPERF_INTR_MASK,  ~0);
515 	xe_mmio_write32(mmio, GUC_SG_INTR_ENABLE,	 0);
516 	xe_mmio_write32(mmio, GUC_SG_INTR_MASK,		~0);
546 	struct xe_gt *mmio = tile->primary_gt;
548 	xe_mmio_write32(mmio, GFX_MSTR_IRQ, ~0);