drm/radeon/r600_cs.c

810  * RELOC (P3) - crtc_id in reloc.
910 		DRM_ERROR("unknown crtc reloc\n");
926 			DRM_ERROR("No reloc for ib[%d]=0x%04X\n",
969 	struct radeon_bo_list *reloc;
1014 		r = radeon_cs_packet_next_reloc(p, &reloc, 0);
1020 		ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1032 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1041 			if (reloc->tiling_flags & RADEON_TILING_MACRO) {
1074 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1082 		ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1083 		track->vgt_strmout_bo[tmp] = reloc->robj;
1084 		track->vgt_strmout_bo_mc[tmp] = reloc->gpu_offset;
1097 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1099 			dev_warn(p->dev, "missing reloc for CP_COHER_BASE "
1103 		ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1133 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1140 			if (reloc->tiling_flags & RADEON_TILING_MACRO) {
1143 			} else if (reloc->tiling_flags & RADEON_TILING_MICRO) {
1205 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1210 			track->cb_color_frag_bo[tmp] = reloc->robj;
1212 			ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1236 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1241 			track->cb_color_tile_bo[tmp] = reloc->robj;
1243 			ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1271 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1279 		ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1281 		track->cb_color_bo[tmp] = reloc->robj;
1282 		track->cb_color_bo_mc[tmp] = reloc->gpu_offset;
1286 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1293 		ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1294 		track->db_bo = reloc->robj;
1295 		track->db_bo_mc = reloc->gpu_offset;
1299 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1306 		ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1307 		track->htile_bo = reloc->robj;
1369 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1375 		ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1378 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1384 		ib[idx] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1629 	struct radeon_bo_list *reloc;
1667 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1673 		offset = reloc->gpu_offset +
1708 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1714 		offset = reloc->gpu_offset +
1760 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1766 			offset = reloc->gpu_offset +
1797 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1806 			offset = reloc->gpu_offset + tmp;
1808 			if ((tmp + size) > radeon_bo_size(reloc->robj)) {
1810 					 tmp + size, radeon_bo_size(reloc->robj));
1827 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1836 			offset = reloc->gpu_offset + tmp;
1838 			if ((tmp + size) > radeon_bo_size(reloc->robj)) {
1840 					 tmp + size, radeon_bo_size(reloc->robj));
1857 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1862 			ib[idx+2] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1873 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1878 			offset = reloc->gpu_offset +
1894 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1900 		offset = reloc->gpu_offset +
1960 				r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1965 				base_offset = (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1967 					if (reloc->tiling_flags & RADEON_TILING_MACRO)
1969 					else if (reloc->tiling_flags & RADEON_TILING_MICRO)
1972 				texture = reloc->robj;
1974 				r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
1979 				mip_offset = (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
1980 				mipmap = reloc->robj;
1985 								reloc->tiling_flags);
1995 				r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2002 				if (p->rdev && (size + offset) > radeon_bo_size(reloc->robj)) {
2005 						 size + offset, radeon_bo_size(reloc->robj));
2006 					ib[idx+1+(i*7)+1] = radeon_bo_size(reloc->robj) - offset;
2009 				offset64 = reloc->gpu_offset + offset;
2096 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2098 				DRM_ERROR("bad STRMOUT_BASE_UPDATE reloc\n");
2102 			if (reloc->robj != track->vgt_strmout_bo[idx_value]) {
2114 			if ((offset + 4) > radeon_bo_size(reloc->robj)) {
2116 					  offset + 4, radeon_bo_size(reloc->robj));
2119 			ib[idx+1] += (u32)((reloc->gpu_offset >> 8) & 0xffffffff);
2140 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2142 				DRM_ERROR("bad STRMOUT_BUFFER_UPDATE (missing dst reloc)\n");
2147 			if ((offset + 4) > radeon_bo_size(reloc->robj)) {
2149 					  offset + 4, radeon_bo_size(reloc->robj));
2152 			offset += reloc->gpu_offset;
2159 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2161 				DRM_ERROR("bad STRMOUT_BUFFER_UPDATE (missing src reloc)\n");
2166 			if ((offset + 4) > radeon_bo_size(reloc->robj)) {
2168 					  offset + 4, radeon_bo_size(reloc->robj));
2171 			offset += reloc->gpu_offset;
2184 		r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2186 			DRM_ERROR("bad MEM_WRITE (missing reloc)\n");
2195 		if ((offset + 8) > radeon_bo_size(reloc->robj)) {
2197 				  offset + 8, radeon_bo_size(reloc->robj));
2200 		offset += reloc->gpu_offset;
2213 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2215 				DRM_ERROR("bad COPY_DW (missing src reloc)\n");
2220 			if ((offset + 4) > radeon_bo_size(reloc->robj)) {
2222 					  offset + 4, radeon_bo_size(reloc->robj));
2225 			offset += reloc->gpu_offset;
2237 			r = radeon_cs_packet_next_reloc(p, &reloc, r600_nomm);
2239 				DRM_ERROR("bad COPY_DW (missing dst reloc)\n");
2244 			if ((offset + 4) > radeon_bo_size(reloc->robj)) {
2246 					  offset + 4, radeon_bo_size(reloc->robj));
2249 			offset += reloc->gpu_offset;
2335  * r600_dma_cs_next_reloc() - parse next reloc
2337  * @cs_reloc:		reloc information
2339  * Return the next reloc, do bo validation and compute
2372  * the GPU addresses based on the reloc information and