Lines Matching refs:base
11 #define RING_EXCC(base) _MMIO((base) + 0x28)
12 #define RING_TAIL(base) _MMIO((base) + 0x30)
14 #define RING_HEAD(base) _MMIO((base) + 0x34)
18 #define RING_START(base) _MMIO((base) + 0x38)
19 #define RING_CTL(base) _MMIO((base) + 0x3c)
32 #define RING_SYNC_0(base) _MMIO((base) + 0x40)
33 #define RING_SYNC_1(base) _MMIO((base) + 0x44)
34 #define RING_SYNC_2(base) _MMIO((base) + 0x48)
47 #define RING_PSMI_CTL(base) _MMIO((base) + 0x50)
55 #define RING_MAX_IDLE(base) _MMIO((base) + 0x54)
56 #define PWRCTX_MAXCNT(base) _MMIO((base) + 0x54)
58 #define RING_ACTHD_UDW(base) _MMIO((base) + 0x5c)
59 #define RING_DMA_FADD_UDW(base) _MMIO((base) + 0x60) /* gen8+ */
60 #define RING_IPEIR(base) _MMIO((base) + 0x64)
61 #define RING_IPEHR(base) _MMIO((base) + 0x68)
62 #define RING_INSTDONE(base) _MMIO((base) + 0x6c)
63 #define RING_INSTPS(base) _MMIO((base) + 0x70)
64 #define RING_DMA_FADD(base) _MMIO((base) + 0x78)
65 #define RING_ACTHD(base) _MMIO((base) + 0x74)
66 #define RING_HWS_PGA(base) _MMIO((base) + 0x80)
67 #define RING_CMD_BUF_CCTL(base) _MMIO((base) + 0x84)
68 #define IPEIR(base) _MMIO((base) + 0x88)
69 #define IPEHR(base) _MMIO((base) + 0x8c)
70 #define RING_ID(base) _MMIO((base) + 0x8c)
71 #define RING_NOPID(base) _MMIO((base) + 0x94)
72 #define RING_HWSTAM(base) _MMIO((base) + 0x98)
73 #define RING_MI_MODE(base) _MMIO((base) + 0x9c)
80 #define RING_IMR(base) _MMIO((base) + 0xa8)
81 #define RING_EIR(base) _MMIO((base) + 0xb0)
82 #define RING_EMR(base) _MMIO((base) + 0xb4)
83 #define RING_ESR(base) _MMIO((base) + 0xb8)
84 #define GEN12_STATE_ACK_DEBUG(base) _MMIO((base) + 0xbc)
85 #define RING_INSTPM(base) _MMIO((base) + 0xc0)
86 #define RING_CMD_CCTL(base) _MMIO((base) + 0xc4)
87 #define ACTHD(base) _MMIO((base) + 0xc8)
88 #define GEN8_R_PWR_CLK_STATE(base) _MMIO((base) + 0xc8)
103 #define RING_RESET_CTL(base) _MMIO((base) + 0xd0)
107 #define DMA_FADD_I8XX(base) _MMIO((base) + 0xd0)
108 #define RING_BBSTATE(base) _MMIO((base) + 0x110)
110 #define RING_SBBADDR(base) _MMIO((base) + 0x114) /* hsw+ */
111 #define RING_SBBSTATE(base) _MMIO((base) + 0x118) /* hsw+ */
112 #define RING_SBBADDR_UDW(base) _MMIO((base) + 0x11c) /* gen8+ */
113 #define RING_BBADDR(base) _MMIO((base) + 0x140)
114 #define RING_BB_OFFSET(base) _MMIO((base) + 0x158)
115 #define RING_BBADDR_UDW(base) _MMIO((base) + 0x168) /* gen8+ */
116 #define CCID(base) _MMIO((base) + 0x180)
120 #define RING_BB_PER_CTX_PTR(base) _MMIO((base) + 0x1c0) /* gen8+ */
124 #define RING_INDIRECT_CTX(base) _MMIO((base) + 0x1c4) /* gen8+ */
125 #define RING_INDIRECT_CTX_OFFSET(base) _MMIO((base) + 0x1c8) /* gen8+ */
126 #define ECOSKPD(base) _MMIO((base) + 0x1d0)
136 #define BLIT_CCTL(base) _MMIO((base) + 0x204)
145 #define RING_CSCMDOP(base) _MMIO((base) + 0x20c)
162 #define RING_PREDICATE_RESULT(base) _MMIO((base) + 0x3b8) /* gen12+ */
164 #define MI_PREDICATE_RESULT_2(base) _MMIO((base) + 0x3bc)
167 #define MI_PREDICATE_SRC0(base) _MMIO((base) + 0x400)
168 #define MI_PREDICATE_SRC0_UDW(base) _MMIO((base) + 0x400 + 4)
169 #define MI_PREDICATE_SRC1(base) _MMIO((base) + 0x408)
170 #define MI_PREDICATE_SRC1_UDW(base) _MMIO((base) + 0x408 + 4)
171 #define MI_PREDICATE_DATA(base) _MMIO((base) + 0x410)
172 #define MI_PREDICATE_RESULT(base) _MMIO((base) + 0x418)
173 #define MI_PREDICATE_RESULT_1(base) _MMIO((base) + 0x41c)
175 #define RING_PP_DIR_DCLV(base) _MMIO((base) + 0x220)
177 #define RING_PP_DIR_BASE(base) _MMIO((base) + 0x228)
178 #define RING_ELSP(base) _MMIO((base) + 0x230)
179 #define RING_EXECLIST_STATUS_LO(base) _MMIO((base) + 0x234)
180 #define RING_EXECLIST_STATUS_HI(base) _MMIO((base) + 0x234 + 4)
181 #define RING_CONTEXT_CONTROL(base) _MMIO((base) + 0x244)
188 #define RING_CTX_SR_CTL(base) _MMIO((base) + 0x244)
189 #define RING_SEMA_WAIT_POLL(base) _MMIO((base) + 0x24c)
190 #define GEN8_RING_PDP_UDW(base, n) _MMIO((base) + 0x270 + (n) * 8 + 4)
191 #define GEN8_RING_PDP_LDW(base, n) _MMIO((base) + 0x270 + (n) * 8)
192 #define RING_MODE_GEN7(base) _MMIO((base) + 0x29c)
207 #define RING_TIMESTAMP(base) _MMIO((base) + 0x358)
208 #define RING_TIMESTAMP_UDW(base) _MMIO((base) + 0x358 + 4)
209 #define RING_CONTEXT_STATUS_PTR(base) _MMIO((base) + 0x3a0)
210 #define RING_CTX_TIMESTAMP(base) _MMIO((base) + 0x3a8) /* gen8+ */
211 #define RING_PREDICATE_RESULT(base) _MMIO((base) + 0x3b8)
212 #define MI_PREDICATE_RESULT_2_ENGINE(base) _MMIO((base) + 0x3bc)
213 #define RING_FORCE_TO_NONPRIV(base, i) _MMIO(((base) + 0x4D0) + (i) * 4)
232 #define RING_EXECLIST_SQ_CONTENTS(base) _MMIO((base) + 0x510)
233 #define RING_PP_DIR_BASE_READ(base) _MMIO((base) + 0x518)
234 #define RING_EXECLIST_CONTROL(base) _MMIO((base) + 0x550)
238 #define GEN8_RING_CS_GPR(base, n) _MMIO((base) + 0x600 + (n) * 8)
239 #define GEN8_RING_CS_GPR_UDW(base, n) _MMIO((base) + 0x600 + (n) * 8 + 4)
241 #define GEN11_VCS_SFC_FORCED_LOCK(base) _MMIO((base) + 0x88c)
243 #define GEN11_VCS_SFC_LOCK_STATUS(base) _MMIO((base) + 0x890)
247 #define GEN11_VECS_SFC_FORCED_LOCK(base) _MMIO((base) + 0x201c)
249 #define GEN11_VECS_SFC_LOCK_ACK(base) _MMIO((base) + 0x2018)
251 #define GEN11_VECS_SFC_USAGE(base) _MMIO((base) + 0x2014)
254 #define RING_HWS_PGA_GEN6(base) _MMIO((base) + 0x2080)
256 #define GEN12_HCP_SFC_LOCK_STATUS(base) _MMIO((base) + 0x2914)
260 #define VDBOX_CGCTL3F10(base) _MMIO((base) + 0x3f10)
263 #define VDBOX_CGCTL3F18(base) _MMIO((base) + 0x3f18)
266 #define VDBOX_CGCTL3F1C(base) _MMIO((base) + 0x3f1c)