Lines Matching refs:xcc_mask

45 					     uint32_t xcc_mask)
50 for_each_inst(i, xcc_mask) {
68 uint32_t xcc_mask;
70 xcc_mask = GENMASK(NUM_XCC(adev->gfx.xcc_mask) - 1, 0);
71 gfxhub_v1_2_xcc_setup_vm_pt_regs(adev, vmid, page_table_base, xcc_mask);
75 uint32_t xcc_mask)
85 gfxhub_v1_2_xcc_setup_vm_pt_regs(adev, 0, pt_base, xcc_mask);
90 for_each_inst(i, xcc_mask) {
125 uint32_t xcc_mask)
131 for_each_inst(i, xcc_mask) {
195 uint32_t xcc_mask)
200 for_each_inst(i, xcc_mask) {
221 uint32_t xcc_mask)
226 for_each_inst(i, xcc_mask) {
270 uint32_t xcc_mask)
275 for_each_inst(i, xcc_mask) {
290 uint32_t xcc_mask)
294 for_each_inst(i, xcc_mask) {
317 uint32_t xcc_mask)
331 for_each_inst(j, xcc_mask) {
391 uint32_t xcc_mask)
396 for_each_inst(j, xcc_mask) {
409 uint32_t xcc_mask)
412 gfxhub_v1_2_xcc_init_gart_aperture_regs(adev, xcc_mask);
413 gfxhub_v1_2_xcc_init_system_aperture_regs(adev, xcc_mask);
414 gfxhub_v1_2_xcc_init_tlb_regs(adev, xcc_mask);
416 gfxhub_v1_2_xcc_init_cache_regs(adev, xcc_mask);
418 gfxhub_v1_2_xcc_enable_system_domain(adev, xcc_mask);
420 gfxhub_v1_2_xcc_disable_identity_aperture(adev, xcc_mask);
421 gfxhub_v1_2_xcc_setup_vmid_config(adev, xcc_mask);
422 gfxhub_v1_2_xcc_program_invalidation(adev, xcc_mask);
429 uint32_t xcc_mask;
431 xcc_mask = GENMASK(NUM_XCC(adev->gfx.xcc_mask) - 1, 0);
432 return gfxhub_v1_2_xcc_gart_enable(adev, xcc_mask);
436 uint32_t xcc_mask)
442 for_each_inst(j, xcc_mask) {
470 uint32_t xcc_mask;
472 xcc_mask = GENMASK(NUM_XCC(adev->gfx.xcc_mask) - 1, 0);
473 gfxhub_v1_2_xcc_gart_disable(adev, xcc_mask);
478 uint32_t xcc_mask)
483 for_each_inst(i, xcc_mask) {
528 uint32_t xcc_mask;
530 xcc_mask = GENMASK(NUM_XCC(adev->gfx.xcc_mask) - 1, 0);
531 gfxhub_v1_2_xcc_set_fault_enable_default(adev, value, xcc_mask);
534 static void gfxhub_v1_2_xcc_init(struct amdgpu_device *adev, uint32_t xcc_mask)
539 for_each_inst(i, xcc_mask) {
577 uint32_t xcc_mask;
579 xcc_mask = GENMASK(NUM_XCC(adev->gfx.xcc_mask) - 1, 0);
580 gfxhub_v1_2_xcc_init(adev, xcc_mask);