Lines Matching refs:SET_BIT32
117 SET_BIT32(VPU, VPP_OFIFO_SIZE, 0xFFF, 0, 12);
120 SET_BIT32(VPU, VPP_MATRIX_CTRL, 0x7, 12, 3);
144 SET_BIT32(VPU, VPP_WRAP_OSD1_MATRIX_EN_CTRL, 1, 0, 1);
165 SET_BIT32(VPU, VPP_WRAP_OSD2_MATRIX_EN_CTRL, 1, 0, 1);
186 SET_BIT32(VPU, VPP_WRAP_OSD3_MATRIX_EN_CTRL, 1, 0, 1);
212 SET_BIT32(VPU, VPP_POST2_MATRIX_EN_CTRL, 1, 0, 1);
215 SET_BIT32(VPU, VPP_MATRIX_CTRL, 1, 0, 1);
216 SET_BIT32(VPU, VPP_MATRIX_CTRL, 0, 8, 3);
233 SET_BIT32(VPU, VPP_MATRIX_CLIP, 0, 5, 3);
240 SET_BIT32(HHI, HHI_VPU_CLK_CNTL, 1, 8, 1);
250 SET_BIT32(HHI, HHI_VAPBCLK_CNTL, 1, 8, 1);
252 SET_BIT32(HHI, HHI_VID_CLK_CNTL2, 0, 0, 8);
263 SET_BIT32(AOBUS, AOBUS_GEN_PWR_SLEEP0, 0, 8, 1); // [8] power on
267 SET_BIT32(HHI, HHI_VPU_MEM_PD_REG0, 0, i, 2);
271 SET_BIT32(HHI, HHI_VPU_MEM_PD_REG1, 0, i, 2);
274 SET_BIT32(HHI, HHI_VPU_MEM_PD_REG2, 0, 0, 2);
277 SET_BIT32(HHI, HHI_VPU_MEM_PD_REG2, 0, i, 2);
280 SET_BIT32(HHI, HHI_VPU_MEM_PD_REG2, 0, 30, 2);
284 SET_BIT32(HHI, HHI_MEM_PD_REG0, 0, i, 1);
300 SET_BIT32(AOBUS, AOBUS_GEN_PWR_SLEEP0, 0, 9, 1); // [9] VPU_HDMI
317 SET_BIT32(AOBUS, AOBUS_GEN_PWR_SLEEP0, 1, 9, 1); // ISO
322 SET_BIT32(HHI, HHI_VPU_MEM_PD_REG0, 0x3, i, 2);
326 SET_BIT32(HHI, HHI_VPU_MEM_PD_REG1, 0x3, i, 2);
329 SET_BIT32(HHI, HHI_VPU_MEM_PD_REG2, 0x3, 0, 2);
332 SET_BIT32(HHI, HHI_VPU_MEM_PD_REG2, 0x3, i, 2);
335 SET_BIT32(HHI, HHI_VPU_MEM_PD_REG2, 0x3, 30, 2);
339 SET_BIT32(HHI, HHI_MEM_PD_REG0, 0x1, i, 1);
345 SET_BIT32(AOBUS, AOBUS_GEN_PWR_SLEEP0, 1, 8, 1); // PDN
347 SET_BIT32(HHI, HHI_VAPBCLK_CNTL, 0, 8, 1);
348 SET_BIT32(HHI, HHI_VPU_CLK_CNTL, 0, 8, 1);