Lines Matching refs:WRITE32_REG
59 WRITE32_REG(HHI, HHI_HDMI_PLL_CNTL6, 0x55540000); // more magic
149 WRITE32_REG(VPU, ENCL_VIDEO_EN, 0);
183 WRITE32_REG(HHI, HHI_HDMI_PLL_CNTL0, regVal);
185 WRITE32_REG(HHI, HHI_HDMI_PLL_CNTL1, pll_cfg->pll_frac);
186 WRITE32_REG(HHI, HHI_HDMI_PLL_CNTL2, 0x00);
188 WRITE32_REG(HHI, HHI_HDMI_PLL_CNTL3, useFrac? 0x6a285c00 : 0x48681c00);
189 WRITE32_REG(HHI, HHI_HDMI_PLL_CNTL4, useFrac? 0x65771290 : 0x33771290);
190 WRITE32_REG(HHI, HHI_HDMI_PLL_CNTL5, 0x39272000);
191 WRITE32_REG(HHI, HHI_HDMI_PLL_CNTL6, useFrac? 0x56540000 : 0x56540000);
259 WRITE32_REG(VPU, ENCL_VIDEO_EN, 0);
262 WRITE32_REG(VPU, VPU_VIU_VENC_MUX_CTRL, (0 << 0) | (0 << 2)); //TODO(payamm): macros
265 WRITE32_REG(VPU, ENCL_VIDEO_MODE, 0x8000); // bit[15] shadown en
266 WRITE32_REG(VPU, ENCL_VIDEO_MODE_ADV, 0x0418); // Sampling rate: 1
269 WRITE32_REG(VPU, ENCL_VIDEO_FILT_CTRL, 0x1000);
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271 WRITE32_REG(VPU, ENCL_VIDEO_MAX_LNCNT, d.v_period - 1);
272 WRITE32_REG(VPU, ENCL_VIDEO_HAVON_BEGIN, lcd_timing_.vid_pixel_on);
273 WRITE32_REG(VPU, ENCL_VIDEO_HAVON_END, d.h_active - 1 + lcd_timing_.vid_pixel_on);
274 WRITE32_REG(VPU, ENCL_VIDEO_VAVON_BLINE, lcd_timing_.vid_line_on);
275 WRITE32_REG(VPU, ENCL_VIDEO_VAVON_ELINE, d.v_active - 1 + lcd_timing_.vid_line_on);
276 WRITE32_REG(VPU, ENCL_VIDEO_HSO_BEGIN, lcd_timing_.hs_hs_addr);
277 WRITE32_REG(VPU, ENCL_VIDEO_HSO_END, lcd_timing_.hs_he_addr);
278 WRITE32_REG(VPU, ENCL_VIDEO_VSO_BEGIN, lcd_timing_.vs_hs_addr);
279 WRITE32_REG(VPU, ENCL_VIDEO_VSO_END, lcd_timing_.vs_he_addr);
280 WRITE32_REG(VPU, ENCL_VIDEO_VSO_BLINE, lcd_timing_.vs_vs_addr);
281 WRITE32_REG(VPU, ENCL_VIDEO_VSO_ELINE, lcd_timing_.vs_ve_addr);
282 WRITE32_REG(VPU, ENCL_VIDEO_RGBIN_CTRL, 3);
283 WRITE32_REG(VPU, ENCL_VIDEO_EN, 1);
285 WRITE32_REG(VPU, L_RGB_BASE_ADDR, 0);
286 WRITE32_REG(VPU, L_RGB_COEFF_ADDR, 0x400);
287 WRITE32_REG(VPU, L_DITH_CNTL_ADDR, 0x400);
290 WRITE32_REG(VPU, L_OEH_HS_ADDR, lcd_timing_.de_hs_addr);
291 WRITE32_REG(VPU, L_OEH_HE_ADDR, lcd_timing_.de_he_addr);
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298 WRITE32_REG(VPU, L_OEV1_VE_ADDR, lcd_timing_.de_ve_addr);
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340 WRITE32_REG(VPU, L_INV_CNT_ADDR, 0);
341 WRITE32_REG(VPU, L_TCON_MISC_SEL_ADDR, ((1 << kStv1Sel) | (1 << kStv2Sel)));
343 WRITE32_REG(VPU, VPP_MISC, READ32_REG(VPU, VPP_MISC) & ~(VPP_OUT_SATURATE));