Lines Matching refs:Hexagon
1 //===-- HexagonInstrInfo.cpp - Hexagon Instruction Information ------------===//
10 // This file contains the Hexagon implementation of the TargetInstrInfo class.
15 #include "Hexagon.h"
37 /// Constants for Hexagon instructions.
62 : HexagonGenInstrInfo(Hexagon::ADJCALLSTACKDOWN, Hexagon::ADJCALLSTACKUP),
78 case Hexagon::LDriw:
79 case Hexagon::LDrid:
80 case Hexagon::LDrih:
81 case Hexagon::LDrib:
82 case Hexagon::LDriub:
103 case Hexagon::STriw:
104 case Hexagon::STrid:
105 case Hexagon::STrih:
106 case Hexagon::STrib:
124 int BOpc = Hexagon::JMP;
125 int BccOpc = Hexagon::JMP_t;
134 BccOpc = Hexagon::JMP_f;
213 if (AllowModify && I->getOpcode() == Hexagon::JMP &&
249 if (LastOpcode == Hexagon::JMP) {
253 if (LastOpcode == Hexagon::ENDLOOP0) {
274 if (SecLastOpcodeHasJMP_c && (LastOpcode == Hexagon::JMP)) {
283 // If the block ends with two Hexagon:JMPs, handle it. The second one is not
285 if (SecLastOpcode == Hexagon::JMP && LastOpcode == Hexagon::JMP) {
294 if (SecLastOpcode == Hexagon::ENDLOOP0 &&
295 LastOpcode == Hexagon::JMP) {
308 int BOpc = Hexagon::JMP;
309 int BccOpc = Hexagon::JMP_t;
310 int BccOpcNot = Hexagon::JMP_f;
346 case Hexagon::CMPEHexagon4rr:
347 case Hexagon::CMPEQri:
348 case Hexagon::CMPEQrr:
349 case Hexagon::CMPGT64rr:
350 case Hexagon::CMPGTU64rr:
351 case Hexagon::CMPGTUri:
352 case Hexagon::CMPGTUrr:
353 case Hexagon::CMPGTri:
354 case Hexagon::CMPGTrr:
358 case Hexagon::CMPbEQri_V4:
359 case Hexagon::CMPbEQrr_sbsb_V4:
360 case Hexagon::CMPbEQrr_ubub_V4:
361 case Hexagon::CMPbGTUri_V4:
362 case Hexagon::CMPbGTUrr_V4:
363 case Hexagon::CMPbGTrr_V4:
367 case Hexagon::CMPhEQri_V4:
368 case Hexagon::CMPhEQrr_shl_V4:
369 case Hexagon::CMPhEQrr_xor_V4:
370 case Hexagon::CMPhGTUri_V4:
371 case Hexagon::CMPhGTUrr_V4:
372 case Hexagon::CMPhGTrr_shl_V4:
380 case Hexagon::CMPEHexagon4rr:
381 case Hexagon::CMPEQrr:
382 case Hexagon::CMPGT64rr:
383 case Hexagon::CMPGTU64rr:
384 case Hexagon::CMPGTUrr:
385 case Hexagon::CMPGTrr:
386 case Hexagon::CMPbEQrr_sbsb_V4:
387 case Hexagon::CMPbEQrr_ubub_V4:
388 case Hexagon::CMPbGTUrr_V4:
389 case Hexagon::CMPbGTrr_V4:
390 case Hexagon::CMPhEQrr_shl_V4:
391 case Hexagon::CMPhEQrr_xor_V4:
392 case Hexagon::CMPhGTUrr_V4:
393 case Hexagon::CMPhGTrr_shl_V4:
397 case Hexagon::CMPEQri:
398 case Hexagon::CMPGTUri:
399 case Hexagon::CMPGTri:
400 case Hexagon::CMPbEQri_V4:
401 case Hexagon::CMPbGTUri_V4:
402 case Hexagon::CMPhEQri_V4:
403 case Hexagon::CMPhGTUri_V4:
417 if (Hexagon::IntRegsRegClass.contains(SrcReg, DestReg)) {
418 BuildMI(MBB, I, DL, get(Hexagon::TFR), DestReg).addReg(SrcReg);
421 if (Hexagon::DoubleRegsRegClass.contains(SrcReg, DestReg)) {
422 BuildMI(MBB, I, DL, get(Hexagon::TFR64), DestReg).addReg(SrcReg);
425 if (Hexagon::PredRegsRegClass.contains(SrcReg, DestReg)) {
427 BuildMI(MBB, I, DL, get(Hexagon::OR_pp),
431 if (Hexagon::DoubleRegsRegClass.contains(DestReg) &&
432 Hexagon::IntRegsRegClass.contains(SrcReg)) {
434 if(SrcReg == RI.getSubReg(DestReg, Hexagon::subreg_loreg)) {
436 BuildMI(MBB, I, DL, get(Hexagon::TFRI), (RI.getSubReg(DestReg,
437 Hexagon::subreg_hireg))).addImm(0);
440 BuildMI(MBB, I, DL, get(Hexagon::TFR), (RI.getSubReg(DestReg,
441 Hexagon::subreg_loreg))).addReg(SrcReg);
442 BuildMI(MBB, I, DL, get(Hexagon::TFRI), (RI.getSubReg(DestReg,
443 Hexagon::subreg_hireg))).addImm(0);
447 if (Hexagon::CRRegsRegClass.contains(DestReg) &&
448 Hexagon::IntRegsRegClass.contains(SrcReg)) {
449 BuildMI(MBB, I, DL, get(Hexagon::TFCR), DestReg).addReg(SrcReg);
452 if (Hexagon::PredRegsRegClass.contains(SrcReg) &&
453 Hexagon::IntRegsRegClass.contains(DestReg)) {
454 BuildMI(MBB, I, DL, get(Hexagon::TFR_RsPd), DestReg).
458 if (Hexagon::IntRegsRegClass.contains(SrcReg) &&
459 Hexagon::PredRegsRegClass.contains(DestReg)) {
460 BuildMI(MBB, I, DL, get(Hexagon::TFR_PdRs), DestReg).
487 if (Hexagon::IntRegsRegClass.hasSubClassEq(RC)) {
488 BuildMI(MBB, I, DL, get(Hexagon::STriw))
491 } else if (Hexagon::DoubleRegsRegClass.hasSubClassEq(RC)) {
492 BuildMI(MBB, I, DL, get(Hexagon::STrid))
495 } else if (Hexagon::PredRegsRegClass.hasSubClassEq(RC)) {
496 BuildMI(MBB, I, DL, get(Hexagon::STriw_pred))
532 if (RC == &Hexagon::IntRegsRegClass) {
533 BuildMI(MBB, I, DL, get(Hexagon::LDriw), DestReg)
535 } else if (RC == &Hexagon::DoubleRegsRegClass) {
536 BuildMI(MBB, I, DL, get(Hexagon::LDrid), DestReg)
538 } else if (RC == &Hexagon::PredRegsRegClass) {
539 BuildMI(MBB, I, DL, get(Hexagon::LDriw_pred), DestReg)
568 TRC = &Hexagon::PredRegsRegClass;
570 TRC = &Hexagon::IntRegsRegClass;
572 TRC = &Hexagon::DoubleRegsRegClass;
595 case Hexagon::TFR_FI:
636 return MI->getOpcode() == Hexagon::SAVE_REGISTERS_CALL_V4;
648 case Hexagon::TFRI:
651 case Hexagon::STrid:
652 case Hexagon::STrid_indexed:
655 case Hexagon::STriw:
656 case Hexagon::STriw_indexed:
657 case Hexagon::STriw_nv_V4:
660 case Hexagon::STrih:
661 case Hexagon::STrih_indexed:
662 case Hexagon::STrih_nv_V4:
665 case Hexagon::STrib:
666 case Hexagon::STrib_indexed:
667 case Hexagon::STrib_nv_V4:
670 case Hexagon::LDrid:
671 case Hexagon::LDrid_indexed:
674 case Hexagon::LDriw:
675 case Hexagon::LDriw_indexed:
678 case Hexagon::LDrih:
679 case Hexagon::LDriuh:
680 case Hexagon::LDrih_indexed:
681 case Hexagon::LDriuh_indexed:
684 case Hexagon::LDrib:
685 case Hexagon::LDriub:
686 case Hexagon::LDrib_indexed:
687 case Hexagon::LDriub_indexed:
690 case Hexagon::POST_LDrid:
693 case Hexagon::POST_LDriw:
696 case Hexagon::POST_LDrih:
697 case Hexagon::POST_LDriuh:
700 case Hexagon::POST_LDrib:
701 case Hexagon::POST_LDriub:
704 case Hexagon::STrib_imm_V4:
705 case Hexagon::STrih_imm_V4:
706 case Hexagon::STriw_imm_V4:
710 case Hexagon::ADD_ri:
713 case Hexagon::ASLH:
714 case Hexagon::ASRH:
715 case Hexagon::SXTB:
716 case Hexagon::SXTH:
717 case Hexagon::ZXTB:
718 case Hexagon::ZXTH:
732 InvPredOpcode = isPredicatedTrue(Opc) ? Hexagon::getFalsePredOpcode(Opc)
733 : Hexagon::getTruePredOpcode(Opc);
739 case Hexagon::COMBINE_rr_cPt:
740 return Hexagon::COMBINE_rr_cNotPt;
741 case Hexagon::COMBINE_rr_cNotPt:
742 return Hexagon::COMBINE_rr_cPt;
745 case Hexagon::DEALLOC_RET_cPt_V4:
746 return Hexagon::DEALLOC_RET_cNotPt_V4;
747 case Hexagon::DEALLOC_RET_cNotPt_V4:
748 return Hexagon::DEALLOC_RET_cPt_V4;
767 enum Hexagon::PredSense inPredSense;
768 inPredSense = invertPredicate ? Hexagon::PredSense_false :
769 Hexagon::PredSense_true;
770 int CondOpcode = Hexagon::getPredOpcode(Opc, inPredSense);
777 case Hexagon::TFRI_f:
778 return !invertPredicate ? Hexagon::TFRI_cPt_f :
779 Hexagon::TFRI_cNotPt_f;
780 case Hexagon::COMBINE_rr:
781 return !invertPredicate ? Hexagon::COMBINE_rr_cPt :
782 Hexagon::COMBINE_rr_cNotPt;
785 case Hexagon::STriw_f:
786 return !invertPredicate ? Hexagon::STriw_cPt :
787 Hexagon::STriw_cNotPt;
788 case Hexagon::STriw_indexed_f:
789 return !invertPredicate ? Hexagon::STriw_indexed_cPt :
790 Hexagon::STriw_indexed_cNotPt;
793 case Hexagon::DEALLOC_RET_V4:
794 return !invertPredicate ? Hexagon::DEALLOC_RET_cPt_V4 :
795 Hexagon::DEALLOC_RET_cNotPt_V4;
1039 if (RC == &Hexagon::PredRegsRegClass) {
1082 case Hexagon::DEALLOC_RET_V4 :
1083 case Hexagon::DEALLOC_RET_cPt_V4 :
1084 case Hexagon::DEALLOC_RET_cNotPt_V4 :
1085 case Hexagon::DEALLOC_RET_cdnPnt_V4 :
1086 case Hexagon::DEALLOC_RET_cNotdnPnt_V4 :
1087 case Hexagon::DEALLOC_RET_cdnPt_V4 :
1088 case Hexagon::DEALLOC_RET_cNotdnPt_V4 :
1107 case Hexagon::LDriw:
1108 case Hexagon::LDriw_indexed:
1109 case Hexagon::LDriw_f:
1110 case Hexagon::STriw_indexed:
1111 case Hexagon::STriw:
1112 case Hexagon::STriw_f:
1116 case Hexagon::LDrid:
1117 case Hexagon::LDrid_indexed:
1118 case Hexagon::LDrid_f:
1119 case Hexagon::STrid:
1120 case Hexagon::STrid_indexed:
1121 case Hexagon::STrid_f:
1125 case Hexagon::LDrih:
1126 case Hexagon::LDriuh:
1127 case Hexagon::STrih:
1131 case Hexagon::LDrib:
1132 case Hexagon::STrib:
1133 case Hexagon::LDriub:
1137 case Hexagon::ADD_ri:
1138 case Hexagon::TFR_FI:
1142 case Hexagon::MemOPw_ADDi_V4 :
1143 case Hexagon::MemOPw_SUBi_V4 :
1144 case Hexagon::MemOPw_ADDr_V4 :
1145 case Hexagon::MemOPw_SUBr_V4 :
1146 case Hexagon::MemOPw_ANDr_V4 :
1147 case Hexagon::MemOPw_ORr_V4 :
1150 case Hexagon::MemOPh_ADDi_V4 :
1151 case Hexagon::MemOPh_SUBi_V4 :
1152 case Hexagon::MemOPh_ADDr_V4 :
1153 case Hexagon::MemOPh_SUBr_V4 :
1154 case Hexagon::MemOPh_ANDr_V4 :
1155 case Hexagon::MemOPh_ORr_V4 :
1158 case Hexagon::MemOPb_ADDi_V4 :
1159 case Hexagon::MemOPb_SUBi_V4 :
1160 case Hexagon::MemOPb_ADDr_V4 :
1161 case Hexagon::MemOPb_SUBr_V4 :
1162 case Hexagon::MemOPb_ANDr_V4 :
1163 case Hexagon::MemOPb_ORr_V4 :
1168 case Hexagon::STriw_pred:
1169 case Hexagon::LDriw_pred:
1172 case Hexagon::LOOP0_i:
1176 case Hexagon::INLINEASM:
1221 case Hexagon::MemOPw_ADDi_V4 :
1222 case Hexagon::MemOPw_SUBi_V4 :
1223 case Hexagon::MemOPw_ADDr_V4 :
1224 case Hexagon::MemOPw_SUBr_V4 :
1225 case Hexagon::MemOPw_ANDr_V4 :
1226 case Hexagon::MemOPw_ORr_V4 :
1227 case Hexagon::MemOPh_ADDi_V4 :
1228 case Hexagon::MemOPh_SUBi_V4 :
1229 case Hexagon::MemOPh_ADDr_V4 :
1230 case Hexagon::MemOPh_SUBr_V4 :
1231 case Hexagon::MemOPh_ANDr_V4 :
1232 case Hexagon::MemOPh_ORr_V4 :
1233 case Hexagon::MemOPb_ADDi_V4 :
1234 case Hexagon::MemOPb_SUBi_V4 :
1235 case Hexagon::MemOPb_ADDr_V4 :
1236 case Hexagon::MemOPb_SUBr_V4 :
1237 case Hexagon::MemOPb_ANDr_V4 :
1238 case Hexagon::MemOPb_ORr_V4 :
1239 case Hexagon::MemOPb_SETBITi_V4:
1240 case Hexagon::MemOPh_SETBITi_V4:
1241 case Hexagon::MemOPw_SETBITi_V4:
1242 case Hexagon::MemOPb_CLRBITi_V4:
1243 case Hexagon::MemOPh_CLRBITi_V4:
1244 case Hexagon::MemOPw_CLRBITi_V4:
1255 case Hexagon::STriw_pred :
1256 case Hexagon::LDriw_pred :
1264 case Hexagon::CMPEQrr:
1265 case Hexagon::CMPEQri:
1266 case Hexagon::CMPGTrr:
1267 case Hexagon::CMPGTri:
1268 case Hexagon::CMPGTUrr:
1269 case Hexagon::CMPGTUri:
1278 case Hexagon::TFR_cPt:
1279 case Hexagon::TFR_cNotPt:
1280 case Hexagon::TFRI_cPt:
1281 case Hexagon::TFRI_cNotPt:
1282 case Hexagon::TFR_cdnPt:
1283 case Hexagon::TFR_cdnNotPt:
1284 case Hexagon::TFRI_cdnPt:
1285 case Hexagon::TFRI_cdnNotPt:
1295 case Hexagon::ADD_ri_cPt:
1296 case Hexagon::ADD_ri_cNotPt:
1297 case Hexagon::ADD_rr_cPt:
1298 case Hexagon::ADD_rr_cNotPt:
1299 case Hexagon::XOR_rr_cPt:
1300 case Hexagon::XOR_rr_cNotPt:
1301 case Hexagon::AND_rr_cPt:
1302 case Hexagon::AND_rr_cNotPt:
1303 case Hexagon::OR_rr_cPt:
1304 case Hexagon::OR_rr_cNotPt:
1305 case Hexagon::SUB_rr_cPt:
1306 case Hexagon::SUB_rr_cNotPt:
1307 case Hexagon::COMBINE_rr_cPt:
1308 case Hexagon::COMBINE_rr_cNotPt:
1310 case Hexagon::ASLH_cPt_V4:
1311 case Hexagon::ASLH_cNotPt_V4:
1312 case Hexagon::ASRH_cPt_V4:
1313 case Hexagon::ASRH_cNotPt_V4:
1314 case Hexagon::SXTB_cPt_V4:
1315 case Hexagon::SXTB_cNotPt_V4:
1316 case Hexagon::SXTH_cPt_V4:
1317 case Hexagon::SXTH_cNotPt_V4:
1318 case Hexagon::ZXTB_cPt_V4:
1319 case Hexagon::ZXTB_cNotPt_V4:
1320 case Hexagon::ZXTH_cPt_V4:
1321 case Hexagon::ZXTH_cNotPt_V4:
1332 case Hexagon::LDrid_cPt :
1333 case Hexagon::LDrid_cNotPt :
1334 case Hexagon::LDrid_indexed_cPt :
1335 case Hexagon::LDrid_indexed_cNotPt :
1336 case Hexagon::LDriw_cPt :
1337 case Hexagon::LDriw_cNotPt :
1338 case Hexagon::LDriw_indexed_cPt :
1339 case Hexagon::LDriw_indexed_cNotPt :
1340 case Hexagon::LDrih_cPt :
1341 case Hexagon::LDrih_cNotPt :
1342 case Hexagon::LDrih_indexed_cPt :
1343 case Hexagon::LDrih_indexed_cNotPt :
1344 case Hexagon::LDrib_cPt :
1345 case Hexagon::LDrib_cNotPt :
1346 case Hexagon::LDrib_indexed_cPt :
1347 case Hexagon::LDrib_indexed_cNotPt :
1348 case Hexagon::LDriuh_cPt :
1349 case Hexagon::LDriuh_cNotPt :
1350 case Hexagon::LDriuh_indexed_cPt :
1351 case Hexagon::LDriuh_indexed_cNotPt :
1352 case Hexagon::LDriub_cPt :
1353 case Hexagon::LDriub_cNotPt :
1354 case Hexagon::LDriub_indexed_cPt :
1355 case Hexagon::LDriub_indexed_cNotPt :
1357 case Hexagon::POST_LDrid_cPt :
1358 case Hexagon::POST_LDrid_cNotPt :
1359 case Hexagon::POST_LDriw_cPt :
1360 case Hexagon::POST_LDriw_cNotPt :
1361 case Hexagon::POST_LDrih_cPt :
1362 case Hexagon::POST_LDrih_cNotPt :
1363 case Hexagon::POST_LDrib_cPt :
1364 case Hexagon::POST_LDrib_cNotPt :
1365 case Hexagon::POST_LDriuh_cPt :
1366 case Hexagon::POST_LDriuh_cNotPt :
1367 case Hexagon::POST_LDriub_cPt :
1368 case Hexagon::POST_LDriub_cNotPt :
1370 case Hexagon::LDrid_indexed_shl_cPt_V4 :
1371 case Hexagon::LDrid_indexed_shl_cNotPt_V4 :
1372 case Hexagon::LDrib_indexed_shl_cPt_V4 :
1373 case Hexagon::LDrib_indexed_shl_cNotPt_V4 :
1374 case Hexagon::LDriub_indexed_shl_cPt_V4 :
1375 case Hexagon::LDriub_indexed_shl_cNotPt_V4 :
1376 case Hexagon::LDrih_indexed_shl_cPt_V4 :
1377 case Hexagon::LDrih_indexed_shl_cNotPt_V4 :
1378 case Hexagon::LDriuh_indexed_shl_cPt_V4 :
1379 case Hexagon::LDriuh_indexed_shl_cNotPt_V4 :
1380 case Hexagon::LDriw_indexed_shl_cPt_V4 :
1381 case Hexagon::LDriw_indexed_shl_cNotPt_V4 :
1426 case Hexagon::STrib_imm_cPt_V4 :
1427 case Hexagon::STrib_imm_cNotPt_V4 :
1428 case Hexagon::STrib_indexed_shl_cPt_V4 :
1429 case Hexagon::STrib_indexed_shl_cNotPt_V4 :
1430 case Hexagon::STrib_cPt :
1431 case Hexagon::STrib_cNotPt :
1432 case Hexagon::POST_STbri_cPt :
1433 case Hexagon::POST_STbri_cNotPt :
1434 case Hexagon::STrid_indexed_cPt :
1435 case Hexagon::STrid_indexed_cNotPt :
1436 case Hexagon::STrid_indexed_shl_cPt_V4 :
1437 case Hexagon::POST_STdri_cPt :
1438 case Hexagon::POST_STdri_cNotPt :
1439 case Hexagon::STrih_cPt :
1440 case Hexagon::STrih_cNotPt :
1441 case Hexagon::STrih_indexed_cPt :
1442 case Hexagon::STrih_indexed_cNotPt :
1443 case Hexagon::STrih_imm_cPt_V4 :
1444 case Hexagon::STrih_imm_cNotPt_V4 :
1445 case Hexagon::STrih_indexed_shl_cPt_V4 :
1446 case Hexagon::STrih_indexed_shl_cNotPt_V4 :
1447 case Hexagon::POST_SThri_cPt :
1448 case Hexagon::POST_SThri_cNotPt :
1449 case Hexagon::STriw_cPt :
1450 case Hexagon::STriw_cNotPt :
1451 case Hexagon::STriw_indexed_cPt :
1452 case Hexagon::STriw_indexed_cNotPt :
1453 case Hexagon::STriw_imm_cPt_V4 :
1454 case Hexagon::STriw_imm_cNotPt_V4 :
1455 case Hexagon::STriw_indexed_shl_cPt_V4 :
1456 case Hexagon::STriw_indexed_shl_cNotPt_V4 :
1457 case Hexagon::POST_STwri_cPt :
1458 case Hexagon::POST_STwri_cNotPt :
1462 case Hexagon::STd_GP_cPt_V4 :
1463 case Hexagon::STd_GP_cNotPt_V4 :
1464 case Hexagon::STb_GP_cPt_V4 :
1465 case Hexagon::STb_GP_cNotPt_V4 :
1466 case Hexagon::STh_GP_cPt_V4 :
1467 case Hexagon::STh_GP_cNotPt_V4 :
1468 case Hexagon::STw_GP_cPt_V4 :
1469 case Hexagon::STw_GP_cNotPt_V4 :
1537 NewOp = Hexagon::getPredOldOpcode(NewOp);
1543 NewOp = Hexagon::getNonNVStore(NewOp);
1552 int NVOpcode = Hexagon::getNewValueOpcode(MI->getOpcode());
1559 case Hexagon::STrib_shl_V4:
1560 return Hexagon::STrib_shl_nv_V4;
1562 case Hexagon::STrih_shl_V4:
1563 return Hexagon::STrih_shl_nv_V4;
1565 case Hexagon::STriw_f:
1566 return Hexagon::STriw_nv_V4;
1568 case Hexagon::STriw_indexed_f:
1569 return Hexagon::STriw_indexed_nv_V4;
1571 case Hexagon::STriw_shl_V4:
1572 return Hexagon::STriw_shl_nv_V4;
1583 int NewOpcode = Hexagon::getPredNewOpcode(MI->getOpcode());
1590 case Hexagon::JMP_t:
1591 case Hexagon::JMP_f:
1594 case Hexagon::JMPR_t:
1595 return Hexagon::JMPR_tnew_tV3;
1597 case Hexagon::JMPR_f:
1598 return Hexagon::JMPR_fnew_tV3;
1600 case Hexagon::JMPret_t:
1601 return Hexagon::JMPret_tnew_tV3;
1603 case Hexagon::JMPret_f:
1604 return Hexagon::JMPret_fnew_tV3;
1608 case Hexagon::COMBINE_rr_cPt :
1609 return Hexagon::COMBINE_rr_cdnPt;
1610 case Hexagon::COMBINE_rr_cNotPt :
1611 return Hexagon::COMBINE_rr_cdnNotPt;
1729 case Hexagon::JMP_t:
1730 return taken ? Hexagon::JMP_tnew_t : Hexagon::JMP_tnew_nt;
1731 case Hexagon::JMP_f:
1732 return taken ? Hexagon::JMP_fnew_t : Hexagon::JMP_fnew_nt;
1792 if (Hexagon::getRegForm(MI->getOpcode()) >= 0)
1802 NonExtOpcode = Hexagon::getBasedWithImmOffset(MI->getOpcode());
1808 NonExtOpcode = Hexagon::getBaseWithRegOffset(MI->getOpcode());
1825 short NonExtOpcode = Hexagon::getRegForm(MI->getOpcode());
1833 return Hexagon::getBasedWithImmOffset(MI->getOpcode());
1835 return Hexagon::getBaseWithRegOffset(MI->getOpcode());
1844 return (Opcode == Hexagon::JMP_t) ||
1845 (Opcode == Hexagon::JMP_f) ||
1846 (Opcode == Hexagon::JMP_tnew_t) ||
1847 (Opcode == Hexagon::JMP_fnew_t) ||
1848 (Opcode == Hexagon::JMP_tnew_nt) ||
1849 (Opcode == Hexagon::JMP_fnew_nt);
1853 return (Opcode == Hexagon::JMP_f) ||
1854 (Opcode == Hexagon::JMP_fnew_t) ||
1855 (Opcode == Hexagon::JMP_fnew_nt);