Lines Matching refs:outw
777 outw(GDCIDX, 0x0005); /* read mode 0, write mode 0 */
778 outw(GDCIDX, 0x0003); /* data rotate/function select */
779 outw(GDCIDX, 0x0f01); /* set/reset enable */
780 outw(GDCIDX, 0xff08); /* bit mask */
781 outw(GDCIDX, ((attr & 0xf000) >> 4) | 0x00); /* set/reset */
790 outw(GDCIDX, 0x0000); /* set/reset */
791 outw(GDCIDX, 0x0001); /* set/reset enable */
862 outw(GDCIDX, 0x0005); /* read mode 0, write mode 0 */
863 outw(GDCIDX, 0x0003); /* data rotate/function select */
864 outw(GDCIDX, 0x0f01); /* set/reset enable */
865 outw(GDCIDX, 0xff08); /* bit mask */
866 outw(GDCIDX, (color << 8) | 0x00); /* set/reset */
883 outw(GDCIDX, 0x0000); /* set/reset */
884 outw(GDCIDX, 0x0001); /* set/reset enable */
952 outw(GDCIDX, 0x0305); /* read mode 0, write mode 3 */
953 outw(GDCIDX, 0xff08); /* bit mask */
955 outw(GDCIDX, 0x0005); /* read mode 0, write mode 0 */
956 outw(GDCIDX, 0x0003); /* data rotate/function select */
957 outw(GDCIDX, 0x0f01); /* set/reset enable */
971 outw(GDCIDX, bg | 0x00); /* set/reset */
973 outw(GDCIDX, 0xff08); /* bit mask */
980 outw(GDCIDX, col1 | 0x00); /* set/reset */
988 outw(GDCIDX, (*f << 8) | 0x08); /* bit mask */
998 outw(GDCIDX, 0x0005); /* read mode 0, write mode 0 */
1000 outw(GDCIDX, 0xff08); /* bit mask */
1001 outw(GDCIDX, 0x0000); /* set/reset */
1002 outw(GDCIDX, 0x0001); /* set/reset enable */
1069 outw(GDCIDX, 0x0005); /* read mode 0, write mode 0 */
1070 outw(GDCIDX, 0x0003); /* data rotate/function select */
1071 outw(GDCIDX, 0x0f01); /* set/reset enable */
1079 outw(GDCIDX, col | 0x00); /* set/reset */
1080 outw(GDCIDX, 0xff08); /* bit mask */
1085 outw(GDCIDX, col | 0x00); /* set/reset */
1090 outw(GDCIDX, (*f << 8) | 0x08); /* bit mask */
1094 outw(GDCIDX, 0x0000); /* set/reset */
1095 outw(GDCIDX, 0x0001); /* set/reset enable */
1096 outw(GDCIDX, 0xff08); /* bit mask */
1202 outw(GDCIDX, 0x0305); /* read mode 0, write mode 3 */
1203 outw(GDCIDX, 0xff08); /* bit mask */
1205 outw(GDCIDX, 0x0005); /* read mode 0, write mode 0 */
1206 outw(GDCIDX, 0x0003); /* data rotate/function select */
1207 outw(GDCIDX, 0x0f01); /* set/reset enable */
1209 outw(GDCIDX, (scp->curs_attr.mouse_ba << 8) | 0x00); /* set/reset */
1221 outw(GDCIDX, (m1 << 8) | 0x08);
1228 outw(GDCIDX, (scp->curs_attr.mouse_ia << 8) | 0x00); /* set/reset */
1240 outw(GDCIDX, (m1 << 8) | 0x08);
1248 outw(GDCIDX, 0x0005); /* read mode 0, write mode 0 */
1250 outw(GDCIDX, 0xff08); /* bit mask */
1251 outw(GDCIDX, 0x0000); /* set/reset */
1252 outw(GDCIDX, 0x0001); /* set/reset enable */
1277 outw(GDCIDX, 0x0005); /* read mode 0, write mode 0 */
1278 outw(GDCIDX, 0x0003); /* data rotate/function select */
1279 outw(GDCIDX, 0x0f01); /* set/reset enable */
1280 outw(GDCIDX, 0xff08); /* bit mask */
1281 outw(GDCIDX, (scp->border << 8) | 0x00); /* set/reset */
1288 outw(GDCIDX, 0x0000); /* set/reset */
1289 outw(GDCIDX, 0x0001); /* set/reset enable */