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458 const SIInstrInfo *TII = ST.getInstrInfo();
461 BuildMI(*MBB, Ins, DL, TII->get(AMDGPU::V_MOV_B32_e32), BaseReg)
471 BuildMI(*MBB, Ins, DL, TII->get(AMDGPU::S_MOV_B32), OffsetReg)
473 BuildMI(*MBB, Ins, DL, TII->get(AMDGPU::V_MOV_B32_e32), FIReg)
476 TII->getAddNoCarry(*MBB, Ins, DL, BaseReg)
484 const SIInstrInfo *TII = ST.getInstrInfo();
499 MachineOperand *FIOp = TII->getNamedOperand(MI, AMDGPU::OpName::vaddr);
505 assert(TII->isMUBUF(MI));
506 assert(TII->getNamedOperand(MI, AMDGPU::OpName::soffset)->getReg() ==
510 MachineOperand *OffsetOp = TII->getNamedOperand(MI, AMDGPU::OpName::offset);
662 const SIInstrInfo *TII = ST.getInstrInfo();
678 return BuildMI(*MBB, MI, MI->getDebugLoc(), TII->get(Opc), Dst)
689 const SIInstrInfo *TII = ST.getInstrInfo();
700 const MachineOperand *Reg = TII->getNamedOperand(*MI, AMDGPU::OpName::vdata);
705 BuildMI(*MBB, MI, DL, TII->get(LoadStoreOp))
707 .add(*TII->getNamedOperand(*MI, AMDGPU::OpName::srsrc))
708 .add(*TII->getNamedOperand(*MI, AMDGPU::OpName::soffset))
717 const MachineOperand *VDataIn = TII->getNamedOperand(*MI,
736 const SIInstrInfo *TII = ST.getInstrInfo();
740 const MCInstrDesc &Desc = TII->get(LoadStoreOp);
758 hasAGPRs(RC) ? TII->getNamedOperand(*MI, AMDGPU::OpName::tmp)->getReg()
796 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::S_MOV_B32), SOffset)
799 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::S_ADD_U32), SOffset)
826 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::V_ACCVGPR_READ_B32), TmpReg)
854 MIB = BuildMI(*MBB, MI, DL, TII->get(AMDGPU::V_ACCVGPR_WRITE_B32),
865 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::S_SUB_U32), SOffset)
884 const SIInstrInfo *TII = ST.getInstrInfo();
924 BuildMI(*MBB, MI, DL, TII->get(ExecMovOpc), SavedExecReg).addReg(ExecReg);
927 BuildMI(*MBB, MI, DL, TII->get(ExecMovOpc), ExecReg).addImm(VGPRLanes);
960 BuildMI(*MBB, MI, DL, TII->get(ExecMovOpc), ExecReg)
969 BuildMI(*MBB, MI, DL, TII->getMCOpcodeFromPseudo(AMDGPU::V_READLANE_B32),
974 BuildMI(*MBB, MI, DL, TII->getMCOpcodeFromPseudo(AMDGPU::V_READLANE_B32),
998 const SIInstrInfo *TII = ST.getInstrInfo();
1033 TII->getMCOpcodeFromPseudo(AMDGPU::V_WRITELANE_B32),
1068 TII->getMCOpcodeFromPseudo(AMDGPU::V_WRITELANE_B32),
1111 const SIInstrInfo *TII = ST.getInstrInfo();
1134 BuildMI(*MBB, MI, DL, TII->getMCOpcodeFromPseudo(AMDGPU::V_READLANE_B32),
1164 TII->getMCOpcodeFromPseudo(AMDGPU::V_READLANE_B32), SubReg)
1217 const SIInstrInfo *TII = ST.getInstrInfo();
1272 const MachineOperand *VData = TII->getNamedOperand(*MI,
1274 assert(TII->getNamedOperand(*MI, AMDGPU::OpName::soffset)->getReg() ==
1280 TII->getNamedOperand(*MI, AMDGPU::OpName::srsrc)->getReg(),
1282 TII->getNamedOperand(*MI, AMDGPU::OpName::offset)->getImm(),
1302 const MachineOperand *VData = TII->getNamedOperand(*MI,
1304 assert(TII->getNamedOperand(*MI, AMDGPU::OpName::soffset)->getReg() ==
1310 TII->getNamedOperand(*MI, AMDGPU::OpName::srsrc)->getReg(),
1312 TII->getNamedOperand(*MI, AMDGPU::OpName::offset)->getImm(),
1321 bool IsMUBUF = TII->isMUBUF(*MI);
1336 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::V_LSHRREV_B32_e64), ResultReg)
1340 if (auto MIB = TII->getAddNoCarry(*MBB, MI, DL, ResultReg, *RS)) {
1344 BuildMI(*MBB, *MIB, DL, TII->get(AMDGPU::V_LSHRREV_B32_e64),
1369 BuildMI(*MBB, *MIB, DL, TII->get(AMDGPU::S_MOV_B32), ConstOffsetReg)
1386 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::S_LSHR_B32), ScaledReg)
1389 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::S_ADD_U32), ScaledReg)
1392 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::COPY), ResultReg)
1397 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::S_SUB_U32), ScaledReg)
1400 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::S_LSHL_B32), ScaledReg)
1421 auto &SOffset = *TII->getNamedOperand(*MI, AMDGPU::OpName::soffset);
1435 = TII->getNamedOperand(*MI, AMDGPU::OpName::offset)->getImm();
1450 if (!TII->isImmOperandLegal(*MI, FIOperandNum, FIOp)) {
1452 BuildMI(*MBB, MI, DL, TII->get(AMDGPU::V_MOV_B32_e32), TmpReg)