Lines Matching defs:DstSize
502 unsigned DstSize = DstTy.getSizeInBits();
506 if (Offset % 32 != 0 || DstSize > 128)
511 if (DstSize == 16)
512 DstSize = 32;
525 DstSize / 32);
552 const unsigned DstSize = DstTy.getSizeInBits();
554 TRI.getRegClassForSizeOnBank(DstSize, *DstBank, *MRI);
590 const unsigned DstSize = DstTy.getSizeInBits();
605 ArrayRef<int16_t> SubRegs = TRI.getRegSplitParts(SrcRC, DstSize / 8);
732 unsigned DstSize = MRI->getType(DstReg).getSizeInBits();
747 TRI.getRegClassForSizeOnBank(DstSize, *DstBank, *MRI);
754 TRI.getRegClassForSizeOnBank(DstSize, *Src0Bank, *MRI);
1720 unsigned DstSize = DstTy.getSizeInBits();
1726 = TRI.getRegClassForSizeOnBank(DstSize, *DstRB, *MRI);
1796 int SubRegIdx = sizeToSubRegIndex(DstSize);
1852 const unsigned DstSize = DstTy.getSizeInBits();
1862 if (SrcBank->getID() == AMDGPU::VGPRRegBankID && DstSize <= 32) {
1886 if (SrcBank->getID() == AMDGPU::SGPRRegBankID && DstSize <= 64) {
1887 const TargetRegisterClass &SrcRC = InReg && DstSize > 32 ?
1892 if (Signed && DstSize == 32 && (SrcSize == 8 || SrcSize == 16)) {
1905 if (DstSize > 32 && (SrcSize <= 32 || InReg)) {