Lines Matching defs:DstSize
672 const unsigned DstSize = RBI.getSizeInBits(DstReg, MRI, TRI);
677 (DstSize == SrcSize ||
680 (Register::isPhysicalRegister(SrcReg) && DstSize <= SrcSize) ||
684 (((DstSize + 31) / 32 == (SrcSize + 31) / 32) && DstSize > SrcSize)) &&
688 assert((DstSize <= 64 || DstBank.getID() == AArch64::FPRRegBankID) &&
732 unsigned DstSize = RBI.getSizeInBits(DstReg, MRI, TRI);
743 if (SrcRegBank != DstRegBank && (DstSize == 1 && SrcSize == 1))
744 SrcSize = DstSize = 32;
747 getMinClassForRegBank(DstRegBank, DstSize, true)};
802 unsigned DstSize = TRI.getRegSizeInBits(*DstRC);
807 if (getMinSizeForRegBank(SrcRegBank) > DstSize) {
815 } else if (SrcSize > DstSize) {
819 getMinClassForRegBank(SrcRegBank, DstSize, /* GetAllRegSet */ true);
822 } else if (DstSize > SrcSize) {
826 getMinClassForRegBank(SrcRegBank, DstSize, /* GetAllRegSet */ true);
863 const unsigned DstSize = DstTy.getSizeInBits();
866 switch (DstSize) {
2160 unsigned DstSize = DstTy.getSizeInBits();
2166 I.setDesc(TII.get(DstSize == 64 ? AArch64::BFMXri : AArch64::BFMWri));
2169 I.getOperand(3).setImm((DstSize - LSB) % DstSize);
2172 if (DstSize < 64) {
2173 assert(DstSize == 32 && SrcTy.getSizeInBits() == 16 &&
2558 const unsigned DstSize = MRI.getType(DstReg).getSizeInBits();
2560 if (DstSize == 0) {
2565 if (DstSize != 64 && DstSize > 32) {
2566 LLVM_DEBUG(dbgs() << "G_ANYEXT to size: " << DstSize
2572 if (DstSize > 32) {
2593 unsigned DstSize = DstTy.getSizeInBits();
2631 if (IsGPR && SrcSize == 32 && DstSize == 64) {
2659 if (DstSize == 64) {
2680 } else if (DstSize <= 32) {
4555 unsigned DstSize = DstTy.getSizeInBits();
4560 for (unsigned i = 2, e = DstSize / EltSize + 1; i < e; ++i) {
4570 if (DstSize < 128) {
4573 getMinClassForRegBank(*RBI.getRegBank(DstVec, MRI, TRI), DstSize);
4585 LLVM_DEBUG(dbgs() << "Unsupported destination size! (" << DstSize