Lines Matching refs:D0
436 const TargetRegisterInfo *TRI, unsigned &D0,
439 D0 = TRI->getSubReg(Reg, ARM::dsub_0);
444 D0 = TRI->getSubReg(Reg, ARM::dsub_4);
449 D0 = TRI->getSubReg(Reg, ARM::dsub_3);
454 D0 = TRI->getSubReg(Reg, ARM::dsub_0);
460 D0 = TRI->getSubReg(Reg, ARM::dsub_1);
500 unsigned D0, D1, D2, D3;
501 GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
502 MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
628 unsigned D0, D1, D2, D3;
629 GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3);
630 MIB.addReg(D0, getUndefRegState(SrcIsUndef));
682 unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0;
688 GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
689 MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead));
711 GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3);
716 MIB.addReg(D0, SrcFlags);
764 unsigned D0, D1, D2, D3;
765 GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3);
766 MIB.addReg(D0);
1605 Register D0 = TRI->getSubReg(DstReg, ARM::dsub_0);
1607 MIB.addReg(D0, RegState::Define | getDeadRegState(DstIsDead))
1637 Register D0 = TRI->getSubReg(SrcReg, ARM::dsub_0);
1639 MIB.addReg(D0, SrcIsKill ? RegState::Kill : 0)