Lines Matching refs:PHY_PCIE_IP_REG_AHB_LANE_CSR_2_X44_K2_E5
31435 #define PHY_PCIE_IP_REG_AHB_LANE_CSR_2_X44_K2_E5 0x0010b0UL //Access:RW DataWidth:0x8 // GCFSM Cycle Length Input bits 103-96