contrib/octeon-sdk/cvmx-pcie.c

268         cvmx_pciercx_cfg032_t pciercx_cfg032;
269         pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));
270         pciercx_cfg032.s.aslpc = 0; /* Active state Link PM control. */
271         cvmx_pcie_cfgx_write(pcie_port, CVMX_PCIERCX_CFG032(pcie_port), pciercx_cfg032.u32);
367     cvmx_pciercx_cfg032_t pciercx_cfg032;
431         pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));
432     } while (pciercx_cfg032.s.dlla == 0);
443     switch (pciercx_cfg032.s.nlw)
492     cvmx_pciercx_cfg032_t pciercx_cfg032;
830     pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));
831     cvmx_dprintf("PCIe: Port %d link active, %d lanes\n", pcie_port, pciercx_cfg032.s.nlw);
850     cvmx_pciercx_cfg032_t pciercx_cfg032;
865         pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));
866     } while ((pciercx_cfg032.s.dlla == 0) || (pciercx_cfg032.s.lt == 1));
874     switch (pciercx_cfg032.s.nlw)
912     cvmx_pciercx_cfg032_t pciercx_cfg032;
1180     pciercx_cfg032.u32 = cvmx_pcie_cfgx_read(pcie_port, CVMX_PCIERCX_CFG032(pcie_port));
1181     cvmx_dprintf("PCIe: Port %d link active, %d lanes, speed gen%d\n", pcie_port, pciercx_cfg032.s.nlw, pciercx_cfg032.s.ls);