Lines Matching refs:D1
437 unsigned &D1, unsigned &D2, unsigned &D3) {
440 D1 = TRI->getSubReg(Reg, ARM::dsub_1);
445 D1 = TRI->getSubReg(Reg, ARM::dsub_5);
450 D1 = TRI->getSubReg(Reg, ARM::dsub_4);
455 D1 = TRI->getSubReg(Reg, ARM::dsub_2);
461 D1 = TRI->getSubReg(Reg, ARM::dsub_3);
500 unsigned D0, D1, D2, D3;
501 GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
504 MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
628 unsigned D0, D1, D2, D3;
629 GetDSubRegs(SrcReg, RegSpc, TRI, D0, D1, D2, D3);
632 MIB.addReg(D1, getUndefRegState(SrcIsUndef));
682 unsigned D0 = 0, D1 = 0, D2 = 0, D3 = 0;
688 GetDSubRegs(DstReg, RegSpc, TRI, D0, D1, D2, D3);
691 MIB.addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
711 GetDSubRegs(MO.getReg(), RegSpc, TRI, D0, D1, D2, D3);
718 MIB.addReg(D1, SrcFlags);
764 unsigned D0, D1, D2, D3;
765 GetDSubRegs(SrcReg, SingleSpc, TRI, D0, D1, D2, D3);
1606 Register D1 = TRI->getSubReg(DstReg, ARM::dsub_1);
1608 .addReg(D1, RegState::Define | getDeadRegState(DstIsDead));
1638 Register D1 = TRI->getSubReg(SrcReg, ARM::dsub_1);
1640 .addReg(D1, SrcIsKill ? RegState::Kill : 0);