Lines Matching defs:MLX4_MAX_PORTS
83 MLX4_MAX_PORTS = 2,
422 u32 gid_phys_table_len[MLX4_MAX_PORTS + 1];
423 u32 pkey_phys_table_len[MLX4_MAX_PORTS + 1];
434 int vl_cap[MLX4_MAX_PORTS + 1];
435 int ib_mtu_cap[MLX4_MAX_PORTS + 1];
436 __be32 ib_port_def_cap[MLX4_MAX_PORTS + 1];
437 u64 def_mac[MLX4_MAX_PORTS + 1];
438 int eth_mtu_cap[MLX4_MAX_PORTS + 1];
439 int gid_table_len[MLX4_MAX_PORTS + 1];
440 int pkey_table_len[MLX4_MAX_PORTS + 1];
441 int trans_type[MLX4_MAX_PORTS + 1];
442 int vendor_oui[MLX4_MAX_PORTS + 1];
443 int wavelength[MLX4_MAX_PORTS + 1];
444 u64 trans_code[MLX4_MAX_PORTS + 1];
498 u8 port_width_cap[MLX4_MAX_PORTS + 1];
506 enum mlx4_port_type port_type[MLX4_MAX_PORTS + 1];
507 u8 supported_type[MLX4_MAX_PORTS + 1];
508 u8 suggested_type[MLX4_MAX_PORTS + 1];
509 u8 default_sense[MLX4_MAX_PORTS + 1];
510 u32 port_mask[MLX4_MAX_PORTS + 1];
511 enum mlx4_port_type possible_type[MLX4_MAX_PORTS + 1];
513 u8 port_ib_mtu[MLX4_MAX_PORTS + 1];
526 u8 def_counter_index[MLX4_MAX_PORTS + 1];
791 u64 regid_promisc_array[MLX4_MAX_PORTS + 1];
792 u64 regid_allmulti_array[MLX4_MAX_PORTS + 1];