Lines Matching refs:getReg
356 if (MO.isReg() && MO.isUse() && (MO.getReg() == DepReg)) {
485 DefRegsSet[MI->getOperand(opNum).getReg()] = 1;
491 if (DefRegsSet[MI->getOperand(opNum).getReg()]) {
548 GetStoreValueOperand(MI).getReg() != DepReg)
582 GetPostIncrementOperand(MI, QII).getReg() == DepReg) {
588 GetPostIncrementOperand(PacketMI, QII).getReg() == DepReg) {
612 predRegNumSrc = PacketMI->getOperand(opNum).getReg();
624 predRegNumDst = MI->getOperand(opNum).getReg();
678 TempSU->getInstr()->modifiesRegister(MI->getOperand(opNum).getReg(),
692 GetStoreValueOperand(MI).getReg() == DepReg) {
695 MI->getOperand(opNum).getReg() == DepReg) {
705 PacketMI->getOperand(opNum).getReg() == DepReg &&
829 (PacketSU->Succs[i].getReg() == DepReg)) {
851 if (Op.isReg() && Op.getReg() && Op.isUse() &&
852 Hexagon::PredRegsRegClass.contains(Op.getReg()))
853 return Op.getReg();
913 PacketSU->Succs[i].getReg()) &&
920 RestrictingDepExistInPacket(*VIN,PacketSU->Succs[i].getReg(),
1091 I->getOperand(0).getReg() == NextMI->getOperand(1).getReg()) {
1097 I->getOperand(0).getReg() == NextMI->getOperand(0).getReg()) {
1125 NextMI->getOperand(1).getReg(), QRI)) ||
1129 NextMI->getOperand(0).getReg(), QRI))) {
1178 DepReg = SUJ->Succs[i].getReg();
1183 !IsCallDependent(I, DepType, SUJ->Succs[i].getReg()))) {
1244 unsigned DepReg = SUJ->Succs[i].getReg();
1289 && I->getOperand(0).getReg() == QRI->getStackRegister()