Lines Matching refs:ARM
1 //===-- ARMBaseInstrInfo.cpp - ARM Instruction Information ----------------===//
10 // This file contains the Base ARM implementation of the TargetInstrInfo class.
14 #include "ARM.h"
47 cl::desc("Enable ARM 2-addr to 3-addr conv"));
51 cl::desc("Widen ARM vmovs to vmovd when possible"));
70 { ARM::VMLAS, ARM::VMULS, ARM::VADDS, false, false },
71 { ARM::VMLSS, ARM::VMULS, ARM::VSUBS, false, false },
72 { ARM::VMLAD, ARM::VMULD, ARM::VADDD, false, false },
73 { ARM::VMLSD, ARM::VMULD, ARM::VSUBD, false, false },
74 { ARM::VNMLAS, ARM::VNMULS, ARM::VSUBS, true, false },
75 { ARM::VNMLSS, ARM::VMULS, ARM::VSUBS, true, false },
76 { ARM::VNMLAD, ARM::VNMULD, ARM::VSUBD, true, false },
77 { ARM::VNMLSD, ARM::VMULD, ARM::VSUBD, true, false },
80 { ARM::VMLAfd, ARM::VMULfd, ARM::VADDfd, false, false },
81 { ARM::VMLSfd, ARM::VMULfd, ARM::VSUBfd, false, false },
82 { ARM::VMLAfq, ARM::VMULfq, ARM::VADDfq, false, false },
83 { ARM::VMLSfq, ARM::VMULfq, ARM::VSUBfq, false, false },
84 { ARM::VMLAslfd, ARM::VMULslfd, ARM::VADDfd, false, true },
85 { ARM::VMLSslfd, ARM::VMULslfd, ARM::VSUBfd, false, true },
86 { ARM::VMLAslfq, ARM::VMULslfq, ARM::VADDfq, false, true },
87 { ARM::VMLSslfq, ARM::VMULslfq, ARM::VSUBfq, false, true },
91 : ARMGenInstrInfo(ARM::ADJCALLSTACKDOWN, ARM::ADJCALLSTACKUP),
101 // Use a ScoreboardHazardRecognizer for prepass ARM scheduling. TargetInstrImpl
174 get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
181 get(isSub ? ARM::SUBrsi : ARM::ADDrsi), WBReg)
186 get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
197 get(isSub ? ARM::SUBri : ARM::ADDri), WBReg)
202 get(isSub ? ARM::SUBrr : ARM::ADDrr), WBReg)
398 ? ARM::B : (AFI->isThumb2Function() ? ARM::t2B : ARM::tB);
400 ? ARM::Bcc : (AFI->isThumb2Function() ? ARM::t2Bcc : ARM::tBcc);
406 "ARM branch conditions have two components!");
507 if ((MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) ||
508 (MO.isReg() && MO.isDef() && MO.getReg() == ARM::CPSR)) {
560 if (MI->getOpcode() == ARM::INLINEASM)
574 case ARM::MOVi16_ga_pcrel:
575 case ARM::MOVTi16_ga_pcrel:
576 case ARM::t2MOVi16_ga_pcrel:
577 case ARM::t2MOVTi16_ga_pcrel:
579 case ARM::MOVi32imm:
580 case ARM::t2MOVi32imm:
582 case ARM::CONSTPOOL_ENTRY:
586 case ARM::Int_eh_sjlj_longjmp:
588 case ARM::tInt_eh_sjlj_longjmp:
590 case ARM::Int_eh_sjlj_setjmp:
591 case ARM::Int_eh_sjlj_setjmp_nofp:
593 case ARM::tInt_eh_sjlj_setjmp:
594 case ARM::t2Int_eh_sjlj_setjmp:
595 case ARM::t2Int_eh_sjlj_setjmp_nofp:
597 case ARM::BR_JTr:
598 case ARM::BR_JTm:
599 case ARM::BR_JTadd:
600 case ARM::tBR_JTr:
601 case ARM::t2BR_JT:
602 case ARM::t2TBB_JT:
603 case ARM::t2TBH_JT: {
607 unsigned EntrySize = (Opc == ARM::t2TBB_JT)
608 ? 1 : ((Opc == ARM::t2TBH_JT) ? 2 : 4);
624 unsigned InstSize = (Opc == ARM::tBR_JTr || Opc == ARM::t2BR_JT) ? 2 : 4;
626 if (Opc == ARM::t2TBB_JT && (NumEntries & 1))
654 bool GPRDest = ARM::GPRRegClass.contains(DestReg);
655 bool GPRSrc = ARM::GPRRegClass.contains(SrcReg);
658 AddDefaultCC(AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg)
663 bool SPRDest = ARM::SPRRegClass.contains(DestReg);
664 bool SPRSrc = ARM::SPRRegClass.contains(SrcReg);
668 Opc = ARM::VMOVS;
670 Opc = ARM::VMOVRS;
672 Opc = ARM::VMOVSR;
673 else if (ARM::DPRRegClass.contains(DestReg, SrcReg))
674 Opc = ARM::VMOVD;
675 else if (ARM::QPRRegClass.contains(DestReg, SrcReg))
676 Opc = ARM::VORRq;
681 if (Opc == ARM::VORRq)
693 if (ARM::QQPRRegClass.contains(DestReg, SrcReg)) {
694 Opc = ARM::VORRq;
695 BeginIdx = ARM::qsub_0;
697 } else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) {
698 Opc = ARM::VORRq;
699 BeginIdx = ARM::qsub_0;
702 } else if (ARM::DPairRegClass.contains(DestReg, SrcReg)) {
703 Opc = ARM::VMOVD;
704 BeginIdx = ARM::dsub_0;
706 } else if (ARM::DTripleRegClass.contains(DestReg, SrcReg)) {
707 Opc = ARM::VMOVD;
708 BeginIdx = ARM::dsub_0;
710 } else if (ARM::DQuadRegClass.contains(DestReg, SrcReg)) {
711 Opc = ARM::VMOVD;
712 BeginIdx = ARM::dsub_0;
714 } else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg)) {
715 Opc = Subtarget.isThumb2() ? ARM::tMOVr : ARM::MOVr;
716 BeginIdx = ARM::gsub_0;
718 } else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg)) {
719 Opc = ARM::VMOVD;
720 BeginIdx = ARM::dsub_0;
723 } else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg)) {
724 Opc = ARM::VMOVD;
725 BeginIdx = ARM::dsub_0;
728 } else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg)) {
729 Opc = ARM::VMOVD;
730 BeginIdx = ARM::dsub_0;
758 if (Opc == ARM::VORRq)
762 if (Opc == ARM::MOVr)
802 if (ARM::GPRRegClass.hasSubClassEq(RC)) {
803 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STRi12))
806 } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
807 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRS))
814 if (ARM::DPRRegClass.hasSubClassEq(RC)) {
815 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTRD))
818 } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
820 MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::STRD));
821 AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
822 AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
830 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::STMIA))
832 AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
833 AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
839 if (ARM::DPairRegClass.hasSubClassEq(RC)) {
842 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1q64))
847 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMQIA))
856 if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
859 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64TPseudo))
865 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
868 MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
869 MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
870 AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
876 if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
880 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VST1d64QPseudo))
886 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
889 MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
890 MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
891 MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
892 AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
898 if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
900 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VSTMDIA))
903 MIB = AddDReg(MIB, SrcReg, ARM::dsub_0, getKillRegState(isKill), TRI);
904 MIB = AddDReg(MIB, SrcReg, ARM::dsub_1, 0, TRI);
905 MIB = AddDReg(MIB, SrcReg, ARM::dsub_2, 0, TRI);
906 MIB = AddDReg(MIB, SrcReg, ARM::dsub_3, 0, TRI);
907 MIB = AddDReg(MIB, SrcReg, ARM::dsub_4, 0, TRI);
908 MIB = AddDReg(MIB, SrcReg, ARM::dsub_5, 0, TRI);
909 MIB = AddDReg(MIB, SrcReg, ARM::dsub_6, 0, TRI);
910 AddDReg(MIB, SrcReg, ARM::dsub_7, 0, TRI);
924 case ARM::STRrs:
925 case ARM::t2STRs: // FIXME: don't use t2STRs to access frame.
935 case ARM::STRi12:
936 case ARM::t2STRi12:
937 case ARM::tSTRspi:
938 case ARM::VSTRD:
939 case ARM::VSTRS:
947 case ARM::VST1q64:
948 case ARM::VST1d64TPseudo:
949 case ARM::VST1d64QPseudo:
956 case ARM::VSTMQIA:
993 if (ARM::GPRRegClass.hasSubClassEq(RC)) {
994 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDRi12), DestReg)
997 } else if (ARM::SPRRegClass.hasSubClassEq(RC)) {
998 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRS), DestReg)
1004 if (ARM::DPRRegClass.hasSubClassEq(RC)) {
1005 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDRD), DestReg)
1007 } else if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
1011 MIB = BuildMI(MBB, I, DL, get(ARM::LDRD));
1012 AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1013 AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1020 MIB = AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::LDMIA))
1022 MIB = AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
1023 MIB = AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
1032 if (ARM::DPairRegClass.hasSubClassEq(RC)) {
1034 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1q64), DestReg)
1038 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMQIA), DestReg)
1046 if (ARM::DTripleRegClass.hasSubClassEq(RC)) {
1048 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64TPseudo), DestReg)
1053 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1056 MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1057 MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1058 MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1066 if (ARM::QQPRRegClass.hasSubClassEq(RC) || ARM::DQuadRegClass.hasSubClassEq(RC)) {
1068 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLD1d64QPseudo), DestReg)
1073 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1076 MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1077 MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1078 MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1079 MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1087 if (ARM::QQQQPRRegClass.hasSubClassEq(RC)) {
1089 AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::VLDMDIA))
1092 MIB = AddDReg(MIB, DestReg, ARM::dsub_0, RegState::DefineNoRead, TRI);
1093 MIB = AddDReg(MIB, DestReg, ARM::dsub_1, RegState::DefineNoRead, TRI);
1094 MIB = AddDReg(MIB, DestReg, ARM::dsub_2, RegState::DefineNoRead, TRI);
1095 MIB = AddDReg(MIB, DestReg, ARM::dsub_3, RegState::DefineNoRead, TRI);
1096 MIB = AddDReg(MIB, DestReg, ARM::dsub_4, RegState::DefineNoRead, TRI);
1097 MIB = AddDReg(MIB, DestReg, ARM::dsub_5, RegState::DefineNoRead, TRI);
1098 MIB = AddDReg(MIB, DestReg, ARM::dsub_6, RegState::DefineNoRead, TRI);
1099 MIB = AddDReg(MIB, DestReg, ARM::dsub_7, RegState::DefineNoRead, TRI);
1115 case ARM::LDRrs:
1116 case ARM::t2LDRs: // FIXME: don't use t2LDRs to access frame.
1126 case ARM::LDRi12:
1127 case ARM::t2LDRi12:
1128 case ARM::tLDRspi:
1129 case ARM::VLDRD:
1130 case ARM::VLDRS:
1138 case ARM::VLD1q64:
1139 case ARM::VLD1d64TPseudo:
1140 case ARM::VLD1d64QPseudo:
1147 case ARM::VLDMQIA:
1177 if (!ARM::SPRRegClass.contains(DstRegS, SrcRegS))
1181 unsigned DstRegD = TRI->getMatchingSuperReg(DstRegS, ARM::ssub_0,
1182 &ARM::DPRRegClass);
1183 unsigned SrcRegD = TRI->getMatchingSuperReg(SrcRegS, ARM::ssub_0,
1184 &ARM::DPRRegClass);
1209 MI->setDesc(get(ARM::VMOVD));
1247 // is Thumb mode (t1 or t2). PCAdjustment would be 8 for ARM mode PIC, and
1248 // zero for non-PIC in ARM or Thumb. The callers are all of thumb LDR
1271 llvm_unreachable("Unexpected ARM constantpool value type!!");
1290 case ARM::tLDRpci_pic:
1291 case ARM::t2LDRpci_pic: {
1308 case ARM::tLDRpci_pic:
1309 case ARM::t2LDRpci_pic: {
1324 if (Opcode == ARM::t2LDRpci ||
1325 Opcode == ARM::t2LDRpci_pic ||
1326 Opcode == ARM::tLDRpci ||
1327 Opcode == ARM::tLDRpci_pic ||
1328 Opcode == ARM::MOV_ga_dyn ||
1329 Opcode == ARM::MOV_ga_pcrel ||
1330 Opcode == ARM::MOV_ga_pcrel_ldr ||
1331 Opcode == ARM::t2MOV_ga_dyn ||
1332 Opcode == ARM::t2MOV_ga_pcrel) {
1343 if (Opcode == ARM::MOV_ga_dyn ||
1344 Opcode == ARM::MOV_ga_pcrel ||
1345 Opcode == ARM::MOV_ga_pcrel_ldr ||
1346 Opcode == ARM::t2MOV_ga_dyn ||
1347 Opcode == ARM::t2MOV_ga_pcrel)
1369 } else if (Opcode == ARM::PICLDR) {
1416 // Don't worry about Thumb: just ARM and Thumb2.
1425 case ARM::LDRi12:
1426 case ARM::LDRBi12:
1427 case ARM::LDRD:
1428 case ARM::LDRH:
1429 case ARM::LDRSB:
1430 case ARM::LDRSH:
1431 case ARM::VLDRD:
1432 case ARM::VLDRS:
1433 case ARM::t2LDRi8:
1434 case ARM::t2LDRBi8:
1435 case ARM::t2LDRDi8:
1436 case ARM::t2LDRSHi8:
1437 case ARM::t2LDRi12:
1438 case ARM::t2LDRBi12:
1439 case ARM::t2LDRSHi12:
1446 case ARM::LDRi12:
1447 case ARM::LDRBi12:
1448 case ARM::LDRD:
1449 case ARM::LDRH:
1450 case ARM::LDRSB:
1451 case ARM::LDRSH:
1452 case ARM::VLDRD:
1453 case ARM::VLDRS:
1454 case ARM::t2LDRi8:
1455 case ARM::t2LDRBi8:
1456 case ARM::t2LDRSHi8:
1457 case ARM::t2LDRi12:
1458 case ARM::t2LDRBi12:
1459 case ARM::t2LDRSHi12:
1497 // Don't worry about Thumb: just ARM and Thumb2.
1511 !((Load1->getMachineOpcode() == ARM::t2LDRBi8 &&
1512 Load2->getMachineOpcode() == ARM::t2LDRBi12) ||
1513 (Load1->getMachineOpcode() == ARM::t2LDRBi12 &&
1514 Load2->getMachineOpcode() == ARM::t2LDRBi8)))
1550 if (I != MBB->end() && I->getOpcode() == ARM::t2IT)
1559 // No ARM calling conventions change the stack pointer. (X86 calling
1561 if (!MI->isCall() && MI->definesRegister(ARM::SP))
1632 if (Opc == ARM::B)
1633 return ARM::Bcc;
1634 if (Opc == ARM::tB)
1635 return ARM::tBcc;
1636 if (Opc == ARM::t2B)
1637 return ARM::t2Bcc;
1646 case ARM::MOVCCr:
1647 case ARM::t2MOVCCr: {
1652 if (CC == ARMCC::AL || PredReg != ARM::CPSR)
1708 assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1727 assert((MI->getOpcode() == ARM::MOVCCr || MI->getOpcode() == ARM::t2MOVCCr) &&
1791 {ARM::ADDSri, ARM::ADDri},
1792 {ARM::ADDSrr, ARM::ADDrr},
1793 {ARM::ADDSrsi, ARM::ADDrsi},
1794 {ARM::ADDSrsr, ARM::ADDrsr},
1796 {ARM::SUBSri, ARM::SUBri},
1797 {ARM::SUBSrr, ARM::SUBrr},
1798 {ARM::SUBSrsi, ARM::SUBrsi},
1799 {ARM::SUBSrsr, ARM::SUBrsr},
1801 {ARM::RSBSri, ARM::RSBri},
1802 {ARM::RSBSrsi, ARM::RSBrsi},
1803 {ARM::RSBSrsr, ARM::RSBrsr},
1805 {ARM::t2ADDSri, ARM::t2ADDri},
1806 {ARM::t2ADDSrr, ARM::t2ADDrr},
1807 {ARM::t2ADDSrs, ARM::t2ADDrs},
1809 {ARM::t2SUBSri, ARM::t2SUBri},
1810 {ARM::t2SUBSrr, ARM::t2SUBrr},
1811 {ARM::t2SUBSrs, ARM::t2SUBrs},
1813 {ARM::t2RSBSri, ARM::t2RSBri},
1814 {ARM::t2RSBSrs, ARM::t2RSBrs},
1830 BuildMI(MBB, MBBI, dl, TII.get(ARM::MOVr), DestReg)
1851 unsigned Opc = isSub ? ARM::SUBri : ARM::ADDri;
1876 bool IsVFPPushPop = MI->getOpcode() == ARM::VSTMDDB_UPD ||
1877 MI->getOpcode() == ARM::VLDMDIA_UPD;
1878 bool IsT1PushPop = MI->getOpcode() == ARM::tPUSH ||
1879 MI->getOpcode() == ARM::tPOP ||
1880 MI->getOpcode() == ARM::tPOP_RET;
1882 assert((IsT1PushPop || (MI->getOperand(0).getReg() == ARM::SP &&
1883 MI->getOperand(1).getReg() == ARM::SP)) &&
1892 // ARM and Thumb2 push/pop insts have explicit "sp, sp" operands (+
1900 RD0Reg = ARM::D0;
1903 RD0Reg = ARM::R0;
1978 if (Opcode == ARM::INLINEASM)
1981 if (Opcode == ARM::ADDri) {
1985 MI.setDesc(TII.get(ARM::MOVr));
1993 MI.setDesc(TII.get(ARM::SUBri));
2118 case ARM::CMPri:
2119 case ARM::t2CMPri:
2125 case ARM::CMPrr:
2126 case ARM::t2CMPrr:
2132 case ARM::TSTri:
2133 case ARM::t2TSTri:
2151 case ARM::ANDri:
2152 case ARM::t2ANDri:
2158 case ARM::COPY: {
2200 if ((CmpI->getOpcode() == ARM::CMPrr ||
2201 CmpI->getOpcode() == ARM::t2CMPrr) &&
2202 (OI->getOpcode() == ARM::SUBrr ||
2203 OI->getOpcode() == ARM::t2SUBrr) &&
2210 if ((CmpI->getOpcode() == ARM::CMPri ||
2211 CmpI->getOpcode() == ARM::t2CMPri) &&
2212 (OI->getOpcode() == ARM::SUBri ||
2213 OI->getOpcode() == ARM::t2SUBri) &&
2272 if (CmpInstr->getOpcode() == ARM::CMPri ||
2273 CmpInstr->getOpcode() == ARM::t2CMPri)
2286 if (Instr.modifiesRegister(ARM::CPSR, TRI) ||
2287 Instr.readsRegister(ARM::CPSR, TRI))
2316 case ARM::RSBrr:
2317 case ARM::RSBri:
2318 case ARM::RSCrr:
2319 case ARM::RSCri:
2320 case ARM::ADDrr:
2321 case ARM::ADDri:
2322 case ARM::ADCrr:
2323 case ARM::ADCri:
2324 case ARM::SUBrr:
2325 case ARM::SUBri:
2326 case ARM::SBCrr:
2327 case ARM::SBCri:
2328 case ARM::t2RSBri:
2329 case ARM::t2ADDrr:
2330 case ARM::t2ADDri:
2331 case ARM::t2ADCrr:
2332 case ARM::t2ADCri:
2333 case ARM::t2SUBrr:
2334 case ARM::t2SUBri:
2335 case ARM::t2SBCrr:
2336 case ARM::t2SBCri:
2337 case ARM::ANDrr:
2338 case ARM::ANDri:
2339 case ARM::t2ANDrr:
2340 case ARM::t2ANDri:
2341 case ARM::ORRrr:
2342 case ARM::ORRri:
2343 case ARM::t2ORRrr:
2344 case ARM::t2ORRri:
2345 case ARM::EORrr:
2346 case ARM::EORri:
2347 case ARM::t2EORrr:
2348 case ARM::t2EORri: {
2365 if (MO.isRegMask() && MO.clobbersPhysReg(ARM::CPSR)) {
2369 if (!MO.isReg() || MO.getReg() != ARM::CPSR)
2383 case ARM::VSELEQD:
2384 case ARM::VSELEQS:
2387 case ARM::VSELGTD:
2388 case ARM::VSELGTS:
2391 case ARM::VSELGED:
2392 case ARM::VSELGES:
2395 case ARM::VSELVSS:
2396 case ARM::VSELVSD:
2440 if ((*SI)->isLiveIn(ARM::CPSR))
2445 MI->getOperand(5).setReg(ARM::CPSR);
2467 if (DefOpc != ARM::t2MOVi32imm && DefOpc != ARM::MOVi32imm)
2480 if (MO.getReg() == ARM::CPSR && !MO.isDead())
2489 if (UseMI->getOperand(NumOps-1).getReg() == ARM::CPSR)
2502 case ARM::SUBrr:
2503 case ARM::ADDrr:
2504 case ARM::ORRrr:
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2513 case ARM::SUBrr: {
2517 NewUseOpc = ARM::SUBri;
2520 case ARM::ADDrr:
2521 case ARM::ORRrr:
2522 case ARM::EORrr: {
2529 case ARM::ADDrr: NewUseOpc = ARM::ADDri; break;
2530 case ARM::ORRrr: NewUseOpc = ARM::ORRri; break;
2531 case ARM::EORrr: NewUseOpc = ARM::EORri; break;
2535 case ARM::t2SUBrr: {
2539 NewUseOpc = ARM::t2SUBri;
2542 case ARM::t2ADDrr:
2543 case ARM::t2ORRrr:
2544 case ARM::t2EORrr: {
2551 case ARM::t2ADDrr: NewUseOpc = ARM::t2ADDri; break;
2552 case ARM::t2ORRrr: NewUseOpc = ARM::t2ORRri; break;
2553 case ARM::t2EORrr: NewUseOpc = ARM::t2EORri; break;
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3766 case ARM::VLD4LNq32Pseudo_UPD:
3786 if (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR)) {
3808 if (I->getOpcode() != ARM::t2IT)
3815 if (PredCost && (MCID.isCall() || MCID.hasImplicitDefOfPhysReg(ARM::CPSR))) {
3856 case ARM::VLDMQIA:
3857 case ARM::VSTMQIA:
3947 if (MI->getOpcode() == ARM::VMOVD && !isPredicated(MI))
3953 (MI->getOpcode() == ARM::VMOVRS ||
3954 MI->getOpcode() == ARM::VMOVSR ||
3955 MI->getOpcode() == ARM::VMOVS))
3977 unsigned DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_0, &ARM::DPRRegClass);
3980 if (DReg != ARM::NoRegister)
3984 DReg = TRI->getMatchingSuperReg(SReg, ARM::ssub_1, &ARM::DPRRegClass);
4018 (Lane & 1) ? ARM::ssub_0 : ARM::ssub_1);
4043 case ARM::VMOVD:
4058 MI->setDesc(get(ARM::VORRd));
4063 case ARM::VMOVRS:
4080 MI->setDesc(get(ARM::VGETLNi32));
4089 case ARM::VMOVSR: {
4109 MI->setDesc(get(ARM::VSETLNi32));
4123 case ARM::VMOVS: {
4145 MI->setDesc(get(ARM::VDUPLN32d));
4174 get(ARM::VEXTd32), DDst);
4193 MI->setDesc(get(ARM::VEXTd32));
4257 case ARM::VLDRS:
4258 case ARM::FCONSTS:
4259 case ARM::VMOVSR:
4260 case ARM::VMOVv8i8:
4261 case ARM::VMOVv4i16:
4262 case ARM::VMOVv2i32:
4263 case ARM::VMOVv2f32:
4264 case ARM::VMOVv1i64:
4269 case ARM::VLD1LNd32:
4286 } else if (ARM::SPRRegClass.contains(Reg)) {
4288 unsigned DReg = TRI->getMatchingSuperReg(Reg, ARM::ssub_0,
4289 &ARM::DPRRegClass);
4315 if (ARM::SPRRegClass.contains(Reg)) {
4316 DReg = ARM::D0 + (Reg - ARM::S0) / 2;
4320 assert(ARM::DPRRegClass.contains(DReg) && "Can only break D-reg deps");
4332 get(ARM::FCONSTD), DReg).addImm(96));
4337 return (Subtarget.getFeatureBits() & ARM::HasV6T2Ops) != 0;