Lines Matching refs:gS5L8930XUartBase
62 #define uart_base gS5L8930XUartBase
63 vm_offset_t gS5L8930XUartBase;
141 while (HwReg(gS5L8930XUartBase + UFSTAT) & UART_UFSTAT_TXFIFO_FULL)
144 HwReg(gS5L8930XUartBase + UTXH) = c;
154 uint32_t ufstat = HwReg(gS5L8930XUartBase + UFSTAT);
159 return HwReg(gS5L8930XUartBase + URXH);
198 gS5L8930XUartBase = ml_io_map(UART0_BASE, PAGE_SIZE);
205 assert(gS5L8930XUartBase && gS5L8930XClockGateBase);
218 HwReg(gS5L8930XUartBase + ULCON) = UART_8BITS;
223 HwReg(gS5L8930XUartBase + UCON) = ((UART_UCON_MODE_IRQORPOLL << UART_UCON_RXMODE_SHIFT) | (UART_UCON_MODE_IRQORPOLL << UART_UCON_TXMODE_SHIFT));
228 HwReg(gS5L8930XUartBase + UCON) = (HwReg(gS5L8930XUartBase + UCON) & (~UART_CLOCK_SELECTION_MASK)) | (1 << UART_CLOCK_SELECTION_SHIFT);
235 HwReg(gS5L8930XUartBase + UBRDIV) = (HwReg(gS5L8930XUartBase + UBRDIV) & (~UART_DIVVAL_MASK)) | divisorValue;
240 HwReg(gS5L8930XUartBase + UFCON) = UART_FIFO_RESET_RX | UART_FIFO_RESET_TX;
245 HwReg(gS5L8930XUartBase + UFCON) = UART_FIFO_ENABLE;