Lines Matching defs:m32r_cgen_ifld_table
270 const CGEN_IFLD m32r_cgen_ifld_table[] =
332 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_NIL] } },
336 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_R2] } },
340 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_R1] } },
344 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_R1] } },
348 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_R2] } },
352 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_R2] } },
356 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_R1] } },
360 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_SIMM8] } },
364 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_SIMM16] } },
368 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_UIMM3] } },
372 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_UIMM4] } },
376 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_UIMM5] } },
380 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_UIMM8] } },
384 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_UIMM16] } },
388 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_IMM1] } },
392 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_ACCD] } },
396 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_ACCS] } },
400 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_ACC] } },
408 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_HI16] } },
412 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_SIMM16] } },
416 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_UIMM16] } },
420 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_UIMM24] } },
424 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_DISP8] } },
428 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_DISP16] } },
432 { 0, { (const PTR) &m32r_cgen_ifld_table[M32R_F_DISP24] } },
1270 cd->ifld_table = & m32r_cgen_ifld_table[0];