Lines Matching refs:clkin4ddr
722 return dsi.current_cinfo.clkin4ddr / 16;
826 cinfo->clkin4ddr = 2 * cinfo->regm * cinfo->fint;
828 if (cinfo->clkin4ddr > 1800 * 1000 * 1000)
832 cinfo->dsi1_pll_fclk = cinfo->clkin4ddr / cinfo->regm3;
837 cinfo->dsi2_pll_fclk = cinfo->clkin4ddr / cinfo->regm4;
904 cur.clkin4ddr = a / b * 1000;
906 if (cur.clkin4ddr > 1800 * 1000 * 1000)
913 cur.dsi1_pll_fclk = cur.clkin4ddr / cur.regm3;
986 dsi.current_cinfo.clkin4ddr = cinfo->clkin4ddr;
1008 cinfo->clkin4ddr);
1011 cinfo->clkin4ddr / 1000 / 1000 / 2);
1013 DSSDBG("Clock lane freq %ld Hz\n", cinfo->clkin4ddr / 4);
1173 cinfo->clkin4ddr, cinfo->regm);
1196 cinfo->clkin4ddr / 4);
1447 unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;
1453 unsigned long ddr_clk = dsi.current_cinfo.clkin4ddr / 4;